2.2 控制邏輯

　　控制邏輯模塊如圖4 所示，該模塊直接控制LDMOS 的開(kāi)關(guān)。PULSE 信號(hào)的上升沿對(duì)應(yīng)是CLOCK 時(shí)鐘的開(kāi)始，PULSE 信號(hào)與時(shí)鐘CLOCK 的關(guān)系如圖9 所示。當(dāng)發(fā)生過(guò)流時(shí)，OVERCURRENT信號(hào)為低，觸發(fā)器R 端為高，Q 為低，GateSwitch 信號(hào)為低，關(guān)斷LDMOS，從而實(shí)現(xiàn)過(guò)流保護(hù)功能。

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圖4 控制邏輯電路圖

　　3 仿真結(jié)果

　　我們利用BCD 高壓工藝，在cadence 環(huán)境下進(jìn)行電路仿真驗(yàn)證。結(jié)果如下：

　　前沿消隱電路的仿真仿真條件：取電源電壓為5.8 V，2 pF 的電容在10μA 的放電電流情況下，延遲時(shí)間為Tdelay=C*0.

　　5VDD/I =2p*2.9/10μ= 0.58μs，仿真結(jié)果如圖5 所示。

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圖5 前沿消隱電路仿真

　　采樣電路的仿真

　　設(shè)檢測(cè)端電壓一般在10～50 V 之間變化，我們?cè)O(shè)置V（Detect）=SIN（30,20,50 k）；周期為20μS；又設(shè)在采樣周期內(nèi)，比較電壓為1 V；依據(jù)LDMOS管導(dǎo)通特性，設(shè)輸出漏電壓高于某值（本例為20伏）為過(guò)流，則分壓比設(shè)計(jì)為K = R4/ （ R3+R4）=5 k/（5 k+95 k）=1/20， 于是得到采樣電壓值為V（Sample）=V（Detect）*k =SIN（1.5,1,50 k），即最大值為2.5，最小值為0.5。同樣地，我們?cè)诓蓸与娐份敵龆思由弦粋€(gè)電容以消除電壓尖峰影響。該采樣電路仿真結(jié)果如圖6 所示。

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圖6 采樣電路仿真

　　比較電壓產(chǎn)生器的仿真

　　在比較電壓產(chǎn)生器輸出端應(yīng)加上電容Ccompare，以消除由于開(kāi)關(guān)管導(dǎo)通的瞬間在Ccompare端產(chǎn)生的尖峰電壓，仿真結(jié)果如圖7 所示，其中虛/ 實(shí)線分別為有無(wú)電容存在時(shí)的仿真結(jié)果。顯然，電容Ccompare的存在極大地改善了輸出波形。電容Ccompare大小的選擇，應(yīng)該權(quán)衡消峰效果、充電速度和芯片面積消耗間關(guān)系。

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圖7 添加電容Ccompare 前后的比較

　　本例中，取Ccompare為4 pF。

　　過(guò)流保護(hù)電路模塊的仿真

　　對(duì)圖3 進(jìn)行電路仿真，電源電壓VCC 為5.8 V，LDMOS 漏端檢測(cè)電壓在10～50 V 之間，柵端電壓脈沖頻率為132 kHz，占空比為60%的方波，SPICE仿真條件設(shè)置為VCC=5.8 V，V （Detect）= SIN（30,20,50k），V （Gate）=PULSE（0,5.8,0.5u,0.5u,0.5u,3u,7u），仿真結(jié)果如圖8 所示。在1.26 uS~4.17 uS 和8.25 uS~11.2 uS 這兩個(gè)采樣區(qū)間內(nèi)，采樣電壓V（Sample）較比較電壓V（Compare）大，輸出為低電平（過(guò)流保護(hù)，低電平有效）；在15.2 uS~18.2 uS 采樣區(qū)間內(nèi)，采樣電壓V （Sample） 較比較電壓V（Compare）小，輸出為高電平，對(duì)應(yīng)不發(fā)生過(guò)流情況；其他時(shí)間段內(nèi)柵電壓處于低電平，對(duì)應(yīng)LDMOS處于關(guān)斷態(tài)，不可能發(fā)生過(guò)流，故過(guò)流輸出信號(hào)OverCurrent 為高電平。仿真結(jié)果表明，該電路確實(shí)能很好地實(shí)現(xiàn)過(guò)流保護(hù)的功能。

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圖8 過(guò)流保護(hù)電路仿真結(jié)果