摘　要：介紹了聲納脈沖偵察模塊的測向測距原理、硬件設(shè)計及其實現(xiàn)。聲納脈沖偵察模塊硬件電路以數(shù)字信號處理器為核心,通過可編程門陣列實現(xiàn)邏輯控制,再配以適當(dāng)?shù)钠獯鎯ζ骷捌渌鈬娐?從而構(gòu)成一個嵌入式系統(tǒng)。通過對設(shè)計需求的分析,提出了設(shè)計思路,給出了設(shè)計的具體方案。本模塊已通過各項指標(biāo)測試,工作穩(wěn)定、性能優(yōu)良。

測定水下以及水面目標(biāo)的位置是聲納系統(tǒng)的重要任務(wù),目標(biāo)的位置由目標(biāo)的弦角(或方位角)和距離決定。聲納脈沖偵察模塊作為聲納偵察系統(tǒng)的一部分,擔(dān)負(fù)著測向和測距的任務(wù)。聲納脈沖偵察模塊通過測定三路信號的時延差以及時延差的差來測定目標(biāo)的方位和距離。
　　隨著電子技術(shù)的發(fā)展,水聲設(shè)備也加速了更新?lián)Q代的步伐。水聲設(shè)備的發(fā)展方向應(yīng)該是現(xiàn)代化、小型化、智能化,一些原來用硬件實現(xiàn)的功能可以由軟件來完成,這為功能的更新和發(fā)展提供了極大的便利。正是順應(yīng)這一趨勢,作者結(jié)合實際進行了聲納脈沖模塊的改造。如圖1所示,聲納脈沖偵察模塊可以分為兩大部分:模擬部分和數(shù)字部分?，F(xiàn)只就聲納脈沖偵察模塊數(shù)字部分的設(shè)計進行闡述。下面介紹聲納脈沖偵察模塊的測向測距原理、硬件設(shè)計及其實現(xiàn)。

圖1 聲納脈沖偵察模塊系統(tǒng)框圖

1 聲納脈沖偵察模塊測向測距原理
　　目前,被動測距聲納主要有兩種類型:共形陣和拖曳式線列陣,它們都是直線陣。共形陣在艦艇殼體上配置三對(左、右舷側(cè)各三個)子陣。陣元的布放可分為對稱陣和非對稱陣。對稱陣的三個陣元在直線上等間距布放,非對稱陣的三個陣元的間距之比是1:2。對于三元陣來說,對稱陣和非對稱陣的測向、測距原理是相同的。由于陣型的差異,非對稱陣和對稱陣在測距計算、距離模糊的范圍、時延測量誤差對測距誤差的影響等方面也存在差異。
　　下面以非對稱陣為例給出測向測距原理^[1～2]。如圖2所示,設(shè)三元非對稱陣首中陣元的間距為d,目標(biāo)方位角為θ,目標(biāo)到各陣元的距離分別為r₁、r₂、r₃,其中,r₂為要測定的目標(biāo)距離r。

圖2 三元非對稱陣測向及測距模型

　　在極坐標(biāo)系中,設(shè)目標(biāo)的坐標(biāo)為S(r,θ),三個陣元的坐標(biāo)分別為1:(d,0),2:(0,0),3:(2dπ),聲速為c,目標(biāo)信號到達各個陣元的時延差分別為τ₁₂、τ₂₃、τ₁₃。其中,τ₁₂表示陣元1、2接收信號的時間差,τ₂₃表示陣元2、3接收信號的時間差,陣元1、3接收信號的時間差τ₁₃為τ₁₂和τ₂₃兩者之和。稍加分析和推導(dǎo)可得到在遠場的目標(biāo)方位的近似公式為:
　　

2 設(shè)計需求分析
2.1 聲納脈沖偵察模塊的主要任務(wù)
　　聲納脈沖偵察模塊需要完成的任務(wù)主要為:在搜索狀態(tài)下實時檢測聲納脈沖的到達,并快速測量聲納脈沖的頻率和目標(biāo)的方位;在跟蹤狀態(tài)下,進一步解算出目標(biāo)的距離以及聲納脈沖的重復(fù)周期,給出置信度。
2.2 輸入輸出接口
　　聲納脈沖模塊的輸入信息包括:左右舷的艏、舯、艉共六路已放大濾波的陣元信號;存儲在EPROM中的陣長、水聽器陣基線和艦艇的艏艉線之間的夾角和誤差修正表;實時測得的水中聲音的傳播速度;跟蹤命令。輸出信息包括:搜索狀態(tài)和跟蹤狀態(tài)顯示信息;解算出的頻率、方位、距離等數(shù)據(jù);故障自檢結(jié)果。
2.3 軟件對硬件的要求
　　按照偵察模塊功能要求,系統(tǒng)軟件的工作主要由三個進程構(gòu)成,如圖3所示。系統(tǒng)平時工作在實時檢測進程;一旦檢測到聲納脈沖,系統(tǒng)就進入數(shù)據(jù)存儲進程,將由模/數(shù)轉(zhuǎn)換器輸入的數(shù)據(jù)存入存儲器;完成數(shù)據(jù)存儲之后進入數(shù)據(jù)解算進程,解算之后的結(jié)果輸出給顯控臺,然后重新進入檢測進程。上述過程將一直循環(huán)往復(fù)。

圖3 系統(tǒng)工作進程圖

2.3.1 實時檢測計算量
　　在實時檢測進程中,外部六路陣元輸入信號由模/數(shù)轉(zhuǎn)換器進行同步并行采樣。根據(jù)系統(tǒng)要求,每路采樣頻率為1MHz。數(shù)字信號處理器在進行實時檢測時要對數(shù)據(jù)進行降采樣處理,使采樣頻率降為100kHz。數(shù)字信號處理器對其中的四路信號(左右舷的艏艉通道)進行實時自適應(yīng)線譜增強(ALE)運算,以檢測聲納脈沖。根據(jù)算法分析,計算單路ALE約需要300個指令周期,四通道共需1200個指令周期,若采樣頻率為100kHz,則數(shù)字信號處理器的運算能力應(yīng)大于120MIPS。
2.3.2 數(shù)據(jù)存儲量
　　當(dāng)檢測到信號時,數(shù)字信號處理器開始將六路數(shù)據(jù)中的三路(左舷或右舷的艏、舯、艉陣元)存入數(shù)據(jù)存儲器中。存儲單元的大小是由解算所需的最大數(shù)據(jù)量、系統(tǒng)的采樣速率、三路信號間的最大延時等因素決定的。假設(shè)陣長D＝45m,取聲速c＝1500m/s,則在±60°扇面內(nèi),艏艉陣元之間信號到達的最大延時為:
　　Dsin60°≈26(ms)                               (3)
　　若系統(tǒng)的采樣速率為1MSPS,系統(tǒng)解算數(shù)據(jù)至少需要30ms長的樣本,則在數(shù)據(jù)存儲過程中至少要存儲的數(shù)據(jù)量(從信號到達時刻算起)為:
　　(26ms+30ms)×3×1MSPS=168Kword                 (4)
2.3.3 數(shù)據(jù)解算運算量
　　數(shù)據(jù)存儲完畢后,數(shù)字信號處理器開始進行參數(shù)的解算。解算內(nèi)容主要包括:粗測時延、頻率估計、相位估計、目標(biāo)跟蹤關(guān)聯(lián)等。數(shù)字信號處理器在解算過程中不再響應(yīng)外部的中斷,此時是系統(tǒng)工作的盲區(qū)。根據(jù)聲納使用要求,這個盲區(qū)越小越好,這意味著主處理器的運算速度越大越好。據(jù)粗略估計,若要求盲區(qū)為100毫秒,則160MHz的處理器是能夠完成任務(wù)的。
2.4 輸入信號動態(tài)范圍
　　根據(jù)環(huán)境噪聲譜級的分析,系統(tǒng)背景噪聲的動態(tài)范圍不超過42dB,再考慮到信噪比要大于13dB,系統(tǒng)輸入的動態(tài)范圍應(yīng)大于55dB,則ADC的精度應(yīng)該不低于10比特。
3 硬件設(shè)計方案
　　本系統(tǒng)硬件電路采用模塊化的設(shè)計方案,如圖4所示。按照功能大致可以分為四個大的模塊:模/數(shù)轉(zhuǎn)換模塊、邏輯控制模塊、數(shù)字信號處理器模塊、數(shù)據(jù)存儲模塊。下面就各個模塊的功能及實現(xiàn)方法進行詳細介紹。
3.1 模/數(shù)轉(zhuǎn)換模塊
　　模/數(shù)轉(zhuǎn)換模塊的功能是完成信號從模擬形式到數(shù)字形式的轉(zhuǎn)換。如圖4所示,模/數(shù)轉(zhuǎn)換器通過邏輯控制芯片與數(shù)字信號處理器相連接。模/數(shù)轉(zhuǎn)換器的轉(zhuǎn)換需要的時鐘由邏輯控制芯片對數(shù)字信號處理器的時鐘輸出信號進行分頻得到。

圖4 系統(tǒng)硬件框圖

　　由前面的分析可知,模/數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率需要在1MSPS以上,轉(zhuǎn)換精度不能低于10比特。這里選用TI公司的THS1206,其主要特性為:精度為12比特;總的采樣速率為6MSPS;可四路同步采樣。其它特性可參見參考文獻[3]。
3.2 邏輯控制模塊
　　邏輯控制模塊的功能包括模/數(shù)轉(zhuǎn)換器的設(shè)置;模/數(shù)轉(zhuǎn)換器數(shù)據(jù)的輸入接口;9比特聲速數(shù)據(jù)的輸入接口;1比特的控制線輸入接口;1比特的故障自檢信號接口;靜態(tài)RAM與主處理器的接口。在邏輯控制芯片上實現(xiàn)了一塊雙口數(shù)據(jù)RAM,用以實現(xiàn)解算數(shù)據(jù)的存儲。本系統(tǒng)中的邏輯控制芯片選用Altera公司的FLEX10K系列器件中的EPF10K10AI144-3,其主要特性如下:邏輯門數(shù)為10,000,最高工作速率為125MHz。其它特性可參見參考文獻[4]。
3.3 數(shù)字信號處理器模塊
　　數(shù)字信號處理器是本系統(tǒng)的核心,由它完成各種控制、檢測和解算等。數(shù)字信號處理器在實時檢測過程中實現(xiàn)對信號的檢測。當(dāng)檢測到聲納脈沖時,系統(tǒng)轉(zhuǎn)入數(shù)據(jù)存儲進程,這時數(shù)字信號處理器負(fù)責(zé)進行數(shù)據(jù)存儲的控制;當(dāng)數(shù)據(jù)存儲結(jié)束時,系統(tǒng)進行數(shù)據(jù)的解算,數(shù)字信號處理器從片外RAM中讀取數(shù)據(jù),完成解算,并負(fù)責(zé)將結(jié)果輸出。本系統(tǒng)選用TI公司生產(chǎn)的TMS320VC5416-160芯片,其主要特性如下:指令周期峰值運算速度達160MIPS;128K×16的片內(nèi)RAM;16bit定點DSP;8M程序/64K數(shù)據(jù)存儲空間。其它特性可參見參考文獻[5]。
3.4 數(shù)據(jù)存儲模塊
　　數(shù)據(jù)存儲模塊由靜態(tài)RAM構(gòu)成,完成數(shù)據(jù)的存儲。根據(jù)數(shù)據(jù)存儲容量,選用Cypress公司生產(chǎn)的CY7C1041BV33-Z15芯片,其最快存儲速度為15ns。其它特性可參見參考文獻[6]。
　　另外,其它部分還包括:邏輯控制芯片初始化所需的EEPROM;存放數(shù)字信號處理器工作程序的EEPROM;電源管理模塊,用以實現(xiàn)電源的管理;一片EPROM,其中存有陣長、水聽器基線與艦艇艏艉線之間的夾角和誤差修正信息。
4 系統(tǒng)的工作流程
　　首先是數(shù)字信號處理器引導(dǎo)自己的程序,對其內(nèi)部進行各種設(shè)置、對各種寄存器進行初始化及內(nèi)部自檢,同時邏輯控制芯片引導(dǎo)程序進行初始化。初始化以后進行板級自檢,由TMS320VC5416完成。自檢的內(nèi)容包括:片外的靜態(tài)RAM(CY7C1041)、片外的EPROM(2716)、模/數(shù)轉(zhuǎn)換器(THS1206)等是否工作正常。完成自檢后,將自檢的結(jié)果通過邏輯控制芯片輸出。板級自檢之后的工作是讀入聲速參數(shù)及從EPROM(2716)中讀進所需的參數(shù)。上述工作完成之后,系統(tǒng)就進入如圖3所示的工作進程中。
5 實驗結(jié)果
　　在實驗室里,用電信號目標(biāo)模擬器測試聲納脈沖偵察模塊的性能,輸出結(jié)果顯示在顯控臺。表1和表2分別給出了方位和距離測量實驗的結(jié)果。實驗結(jié)果的測量條件為:6級海況,信噪比為20dB,聲速為1500m/s,目標(biāo)距離為15km,起始方位為30°,每秒遞增0.2°,脈寬為200ms,脈沖重復(fù)周期為4s。顯控臺上頻率的顯示只精確到0.1kHz,而實際測頻誤差小于1%,所以對4kHz、8kHz、12kHz的信號進行頻率測量時,顯示的測量值分別為4.0kHz、8.0kHz、12.0kHz,誤差為0%。

　　脈沖偵察模塊是以TMS320VC5416為核心數(shù)據(jù)處理單元,以FLEX10K10A作為邏輯控制單元的硬件處理系統(tǒng),具有可靠性高、結(jié)構(gòu)簡單靈活、適應(yīng)性強、運算能力強的特點。該聲納脈沖偵察設(shè)計方案經(jīng)過實驗室的各項性能指標(biāo)測試,達到了某型聲納技術(shù)條件規(guī)定的各項要求,工作穩(wěn)定、性能優(yōu)良。