脈沖發(fā)生模塊和計數(shù)模塊均由CPLD邏輯電路實現(xiàn)。CPLD選用Altera公司MAX II系列EPM240T器件，支持高達300 MHz的內(nèi)部時鐘，其速度可以滿足測量需求。

　　脈沖發(fā)生模塊由脈寬設(shè)置單元、脈沖輸出單元組成。為節(jié)省單片機I/O口資源，脈寬設(shè)置由一組16位串入并出移位寄存器實現(xiàn)，當(dāng)單片機資源足夠時，可省去該單元。脈沖輸出單元由狀態(tài)機實現(xiàn)，如圖2所示。

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　　其中，clk_50m為時鐘輸入端，pulse_with為脈寬設(shè)置端口，pulse_out為脈沖輸出端口，enalble為使能輸出端口。當(dāng)enable=1時，pulse_out輸出一個高電平，其寬度為Tclk_50m×(pulse_with+1)。例如pulse_with=0，脈寬默認(rèn)值為t=Tclk_50m×(0+1)=20 ns。設(shè)置不同的pulse_with，輸入脈沖寬度可調(diào)，這樣可以在測量不同長度的線纜時調(diào)整脈沖寬度，使測量結(jié)果更加準(zhǔn)確。

　　如圖3所示，計數(shù)模塊由一個16位計數(shù)器和一個16位并入串出移位寄存器電路實現(xiàn)。enalble使能端用于防止干擾脈沖輸入啟動計數(shù)器;start_counter為使計數(shù)器啟動和停止的脈沖輸入，上升沿有效;clk_50m為計數(shù)器時鐘，該時鐘影響測量精度，其頻率越高，線纜的測量誤差范圍越小;Q為計數(shù)值輸出;EOC為計數(shù)結(jié)束標(biāo)志。

　　計數(shù)器的啟動由入射脈沖觸發(fā)，停止由反射脈沖觸發(fā)，計數(shù)值由Q數(shù)據(jù)接口輸出，計數(shù)停止后輸出高電平。單片機查詢計數(shù)結(jié)束標(biāo)志EOC，當(dāng)電平為1后讀取計數(shù)值。

　　2.2 調(diào)理電路

　　2.2.1 發(fā)送調(diào)理電路

　　發(fā)送調(diào)理電路由放大電路組成，如圖4(a)所示。場效應(yīng)管M1將輸入的正脈沖轉(zhuǎn)換為最大值為12 V的負(fù)脈沖，再經(jīng)M2反相后，即可注入到被測電纜和接收調(diào)理電路。這里選用MOS管而不是運放芯片實現(xiàn)信號脈沖的放大、反相，便于節(jié)省成本，縮短信號的傳輸延時。

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　　2.2.2 接收調(diào)理電路

　　接收調(diào)理電路如圖4(b)所示。將發(fā)送調(diào)理電路的輸出與接收調(diào)理電路的輸入相連，同時連接被測電纜，M3將入射脈沖和反射脈沖降壓，經(jīng)M4反相后傳入CPLD中的計數(shù)模塊，以控制計數(shù)模塊的啟動和停止。其中，TVS為瞬變電壓抑制二極管，是一種過壓保護器件。

　　2.2.3 原理仿真

　　圖5中，波形1為脈沖發(fā)生模塊產(chǎn)生的測試脈沖，該脈沖輸入至圖4電路①中的位置。波形2為圖4電路中位置的測試波形圖(測試點為測試模塊與被測電纜的連接點)，第一個脈沖為放大后的測試脈沖，注入被測電纜中，第二個脈沖為被測電纜斷點處返回脈沖。波形3為波形2經(jīng)過接收調(diào)理電路后的波形，該波形將輸入至CPLD的計數(shù)模塊。第一個脈沖上升沿觸發(fā)計數(shù)模塊開始計數(shù)，第二個脈沖上升沿觸發(fā)計數(shù)模塊停止計數(shù)。實際測試波形如圖6所示。

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