在數(shù)據(jù)采集的過程中，為了不漏掉任何一個(gè)既定特征的信號，A/D轉(zhuǎn)換器必須不斷地采集數(shù)據(jù)。但是由于存儲(chǔ)器容量的限制，不可能無限制地采集并存儲(chǔ)數(shù)據(jù)。如何使模塊能自動(dòng)檢測、采集并存儲(chǔ)有效數(shù)據(jù)呢?觸發(fā)技術(shù)的引入可以解決這一問題。觸發(fā)是為了有效地觀測信號，當(dāng)被測信號滿足觸發(fā)條件時(shí)，啟動(dòng)一次數(shù)據(jù)采集，使用戶在屏幕上能觀測到滿足觸發(fā)條件的波形。

　　觸發(fā)電路在以往的設(shè)計(jì)中，多采用電平比較器，其缺點(diǎn)是：采用的分立元件多，不利于模塊移植和速度的提升，同時(shí)觸發(fā)方式多樣化配置也受到硬件限制，不具備智能化特點(diǎn)。本模塊基于高速A/D轉(zhuǎn)換器和FPGA，提出了一種全數(shù)字化的多種觸發(fā)功能的高速數(shù)字采集設(shè)計(jì)方案。模塊接口易于移植，采集頻率高達(dá)50 MHz，具有多種可編程觸發(fā)功能，采用的觸發(fā)窗技術(shù)進(jìn)一步保證了采樣存儲(chǔ)數(shù)據(jù)的正確性和有效性。

　　1 高速數(shù)據(jù)采集模塊結(jié)構(gòu)

　　高速數(shù)據(jù)采集模塊由FPGA存儲(chǔ)控制、傳輸電路和AD9057數(shù)據(jù)采集部分構(gòu)成。其中FPGA為此次模塊設(shè)計(jì)的重點(diǎn)。多種觸發(fā)功能的高速數(shù)據(jù)采集模塊結(jié)構(gòu)框圖如圖1所示。采用Cyclone系列EP1C6Q240C8型號的FPGA控制芯片，其Bank4 I/O口與AD9057相連，有源晶振提供了50 MHz的時(shí)鐘頻率。

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　　此模塊通過通信接口動(dòng)態(tài)設(shè)置觸發(fā)極性、觸發(fā)模式、觸發(fā)窗長度、觸發(fā)點(diǎn)電平，觸發(fā)極性可選上升沿觸發(fā)rising_edge和下降沿觸發(fā)falling_edge兩種。觸發(fā)模式可分為前觸發(fā)pre_trigger、中間觸發(fā)mid_trigger、后觸發(fā)post_trigger三種模式。觸發(fā)窗長度設(shè)置為0～100的整數(shù)，觸發(fā)點(diǎn)電平可設(shè)置為0～255的整數(shù)。

　　當(dāng)連接通信接口的外部顯示控制界面設(shè)置好觸發(fā)極性、觸發(fā)模式、觸發(fā)窗長度、觸發(fā)點(diǎn)電平時(shí)，開始啟動(dòng)采集命令，包裝好的40位數(shù)據(jù)流將被發(fā)送到FPGA;FPGA接收到40位數(shù)據(jù)后，迅速分離成5個(gè)8位數(shù)據(jù)，即觸發(fā)極性、觸發(fā)模式、觸發(fā)窗長度、觸發(fā)點(diǎn)電平和采集啟動(dòng)信號，利用FIFO存儲(chǔ)器先進(jìn)先出的特性以及對AD9057的控制時(shí)序，配合觸發(fā)信號存儲(chǔ)A/D數(shù)據(jù);當(dāng)采樣完成后，F(xiàn)IFO中的數(shù)據(jù)可以被發(fā)送到外部的顯示控制界面直觀地顯示出來。

　　1.1 觸發(fā)信號的產(chǎn)生

　　傳感器探測和感知的模擬信號一般都帶有一定干擾，如果僅憑一個(gè)觸發(fā)點(diǎn)來決定觸發(fā)的位置則很難控制，在本模塊觸發(fā)位置的設(shè)計(jì)中采用了三點(diǎn)觸發(fā)窗技術(shù)，觸發(fā)窗的設(shè)置可以有效地屏蔽模擬信號的抖動(dòng)，使模塊正常運(yùn)行。

　　觸發(fā)極性triggerpolar有上升沿觸發(fā)rising_edge和下降沿觸發(fā)falling_edge兩種模式，在這兩種觸發(fā)極性下，觸發(fā)信號上升沿表示模塊開始存儲(chǔ)A/D轉(zhuǎn)換數(shù)據(jù)。模塊設(shè)置了觸發(fā)字1和觸發(fā)字2，觸發(fā)字1為觸發(fā)點(diǎn)加上觸發(fā)窗長度，如果結(jié)果小于255則觸發(fā)字為兩者相加結(jié)果，否則為255;觸發(fā)字2為觸發(fā)點(diǎn)減去觸發(fā)窗長度，如果結(jié)果大于0則觸發(fā)字為兩者相減結(jié)果，否則為0。

　　圖2是下降沿觸發(fā)信號產(chǎn)生圖。圖中模塊開始采樣時(shí)，A/D轉(zhuǎn)換數(shù)據(jù)與觸發(fā)字1和觸發(fā)字2不斷地比較，當(dāng)A/D數(shù)據(jù)大于觸發(fā)字1時(shí)，觸發(fā)信號輸出為低電平;此后A/D數(shù)據(jù)與觸發(fā)字2比較，當(dāng)A/D數(shù)據(jù)小于觸發(fā)字2，觸發(fā)信號輸出高電平。

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　　compare_standardl、compare_standard2分別是觸發(fā)字1和觸發(fā)字2。flag為標(biāo)志變量，當(dāng)A/D數(shù)據(jù)大于觸發(fā)字1時(shí)，flag=1;當(dāng)A/D數(shù)據(jù)小于觸發(fā)字2時(shí)，flag=0。具體實(shí)現(xiàn)的代碼如下：

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