輸出升降時(shí)間

在整個(gè)行業(yè)中，升降時(shí)間規(guī)范的慣例是使用輸出信號在 10% 和 90% 軌至軌信號之間擺動所需的時(shí)間，其一般為 0 到 DV DD 。“IBIS 開放式論壇”的升時(shí)間定義相同，其獲得采用是由于 CMOS 開關(guān)波形尾部較長。

IBIS 模型內(nèi)的輸出、I/O 和三態(tài)模型，有一些位于“［Ramp］”關(guān)鍵字下面的規(guī)范，該關(guān)鍵字針對 R_load （test load）、dV/dt_r （rise time） 和 dV/dt_f （fall time）。升降時(shí)間數(shù)據(jù)范圍為電壓-輸出信號的 20% 到 80%。如果典型 dV/dt_r 值的分母乘以 0.8/0.6，則升時(shí)間值將在 20%-80% 擺動到 10%-90%擺 動之間變化。請注意，該數(shù)據(jù)代表一個(gè)電阻性負(fù)載 （R_load） 的緩沖器。ads129x.ibs 文件中，DIO_33 數(shù)據(jù)假設(shè)為一個(gè) 50-Ω 負(fù)載，因此該數(shù)據(jù)未達(dá)到 DVDD。該計(jì)算產(chǎn)生的數(shù)值，為各種傳輸線計(jì)算提供了正確的 t Rise 值，例如 fKnee、f3dB 和升沿長度。

利用 IBIS 設(shè)計(jì)傳輸線

本文以討論一個(gè)錯配端接阻抗的 PCB 作為開始。之后，我們通過 IBIS 模型，了解和查找這種傳輸問題的一些關(guān)鍵組成元素。就此而言，這種問題應(yīng)該有解決的方案。圖 7 顯示了端接校正策略，而圖 8 則顯示了校正之后的波形。

圖8 端接校正的穩(wěn)定信號。

若想設(shè)計(jì) PCB 傳輸線，第一個(gè)步驟便是從產(chǎn)品說明書收集資料。第二個(gè)步驟是檢查 IBIS 模型，找到無法從說明書中獲取的一些參數(shù)—輸入/輸出阻抗、升時(shí)間和輸入/輸出電容。在進(jìn)入到硬件階段，需利用 IBIS 模型找到一些關(guān)鍵的產(chǎn)品規(guī)范，并對最終設(shè)計(jì)進(jìn)行仿真。