臺積電正研究新的3D芯片架構(gòu)CFET，可望解決當今最先進的納米片技術(shù)存在的縮放問題。

據(jù)EETimes報道，全球芯片產(chǎn)業(yè)的三巨頭英特爾、臺積電和三星正在“認真”研究一種新的3D芯片架構(gòu)，垂直堆疊式（CFET）場效晶體管架構(gòu)可望解決當今最先進的納米片技術(shù)持續(xù)存在的縮放（Scaling）問題。

這三大芯片制造商首次在去年12月的國際電子元件會議（IEDM）上發(fā)表演講，暗示他們將在十年內(nèi)實現(xiàn)CFET場效晶體管架構(gòu)的商業(yè)化。

比利時微電子研究中心IMEC的CMOS元件專案總監(jiān)NaotoHoriguchi表示，所有的芯片業(yè)巨頭包括英特爾、三星、臺積電，都展示他們的最新研究成果。

在CFET時代到來之前，芯片行業(yè)將經(jīng)歷3納米片架構(gòu)，以及靜態(tài)隨機存取記憶體（SRAM）等已經(jīng)停止縮小尺寸的互補式金屬氧化物半導體（CMOS）組件相關(guān)問題。IMEC表示，縮小規(guī)模的停滯將迫使高效能運算芯片的設計者分解SRAM等CMOS功能，并采用將舊技術(shù)節(jié)點和小芯片拼接在一起的解決方法。

Horiguchi補充道：“我們目前的預期是，使用小芯片技術(shù)集成模擬或I/O。一部分傳統(tǒng)技術(shù)，如模擬或I/O通過不同的方案進行集成，還有一部分邏輯和SRAM可以通過使用CFET架構(gòu)進行擴展。”

?工藝節(jié)點縮小的速度放緩

IMEC預計，到2032年，工藝節(jié)點縮小的速度將會放緩，迫使人們更加依賴小芯片和先進封裝的混合搭配使用，以及那些不斷縮小尺寸的高性能邏輯組件。

Horiguchi說：“僅使用納米片來縮放CMOS器件是非常困難的，借助CFET，我們可以認真地繼續(xù)器件擴展，然后當然可以將其與小芯片和先進封裝等其他技術(shù)相結(jié)合，以提高芯片性能。CFET正在為連續(xù)器件擴展開辟一條道路。這就是CFET的獨特之處?！?/p>

Imec預計，到2032年，CFET的器件架構(gòu)將超越1納米節(jié)點。三星將在2022年率先在3納米節(jié)點引入納米片/柵極架構(gòu)。臺積電表示，臺積電將于2025年推出帶有2納米節(jié)點的納米片。

Imec對潛在路線圖擴展的預測。（來源：imec）

接觸式多晶間距(CPP)（從一個晶體管柵極到下一個晶體管柵極的距離）是CFET技術(shù)商業(yè)化的關(guān)鍵指標。

“主要參與者的CPP為48-45nm，它接近CFET產(chǎn)品的目標尺寸，”Horiguchi指出，“為了實現(xiàn)向更小尺寸的重大轉(zhuǎn)變，英特爾、三星和臺積電必須進行多項工藝創(chuàng)新、工藝改進等。他們不會談論這些工藝創(chuàng)新，但如果沒有這一進展，他們可能無法制造出這樣的設備?！?/p>

這三個芯片制造商已將CFET開發(fā)從實驗室轉(zhuǎn)移到能夠進行小批量生產(chǎn)的中試線上。

上個月，英特爾告訴EETimes，它在PMOS（P溝道金屬氧化物半導體）晶體管上的3D堆疊NMOS（N溝道金屬氧化物半導體）方面取得了獨特的突破，并結(jié)合了背面功率和背面接觸，以最大限度地提高面積和功率交付效率。

在CFET架構(gòu)中，NMOS和PMOS器件相互堆疊。臺積電器件架構(gòu)開拓總監(jiān)Szuya Liao在總結(jié)臺積電工作時表示，該公司已經(jīng)達到了48納米CPP的標準，這是一個關(guān)鍵門檻。

“通過在NMOS/PMOSFET之間引入關(guān)鍵的垂直隔離以及在柵極和源極/漏極之間引入適當?shù)膬?nèi)部間隔物，我們的垂直堆疊nFET-on-pFET納米片晶體管的良率超過90%，并表現(xiàn)出高通態(tài)電流和低泄漏，實現(xiàn)健康的六個數(shù)量級的開/關(guān)電流比”。Liao表示，通過垂直堆疊n型和p型FET，占地面積可以減少一半，晶體管數(shù)量可以增加一倍。這就像通過在與一個單層單元相同的占地面積上建造兩棟聯(lián)排別墅來增加城市密度。

?還有更多問題需要解決

SemiAnalysis首席分析師迪倫·帕特爾(DylanPatel)表示，雖然CFET承諾恢復工藝縮小的步伐，但在新架構(gòu)商業(yè)化之前仍然存在一些障礙。

DylanPatel表示：“CFET還存在許多其他挑戰(zhàn)，使其制造更加困難，如何為CFET結(jié)構(gòu)供電非常困難且復雜。背面供電有不同的集成方案。對于大型、復雜的公司來說，轉(zhuǎn)向CFET非常困難?！?/p>

Horiguchi說，正面處理和背面處理并不完全相等。他說：“通過正面工藝，我們可以將所有金屬線擠壓成非常精確的覆蓋層，但背面，我們可能會遇到一些未對準的問題，正面加工中可能會發(fā)生一些晶圓變形，這會導致背面加工中出現(xiàn)更大的錯位。這正是我們今天研究的內(nèi)容?！?/p>

?更高的縱橫比

Horiguchi說，CFET結(jié)構(gòu)比納米片結(jié)構(gòu)中的3D形狀更高。結(jié)構(gòu)縱橫比的增加帶來了制造挑戰(zhàn)?！皥D案化是第一個具有挑戰(zhàn)性的部分，”他補充道?！斑@使得所有的縱橫比都翻倍了。必須以某種方式改進或創(chuàng)新圖案才能實現(xiàn)這種轉(zhuǎn)變?！?/p>

高縱橫比將需要沉積電介質(zhì)、金屬和一些外延生長，以便在溝槽的最底部獲得源增益。材料和工藝創(chuàng)新是制造的其他障礙。

“我們需要非常高的摻雜劑激活，然后還需要非常低的接觸電阻率，”Horiguchi說?！拔覀冃枰獮镃FET提供特殊的高k/金屬柵極。這些也必須在非常高的結(jié)構(gòu)中完成。這可能是關(guān)鍵的挑戰(zhàn)：非常高且堆疊的設備架構(gòu)?！?/p>

Imec正在與AppliedMaterials、TokyoElectron和LamResearch等材料和設備供應商合作開發(fā)CFET制造工具。

臺積電表示，CFET架構(gòu)的“重大挑戰(zhàn)”可能會導致工藝復雜性和成本增加?！盀榱丝朔@些挑戰(zhàn)，必須仔細選擇集成方案，以降低工藝復雜性并最大限度地減少對新材料和工藝能力的需求，”Liao說?！皡⑴c早期EDA/流程工具開發(fā)，為重大設計變更做好準備也很重要?！?/p>

審核編輯：黃飛

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