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1、Clock-gating 說明
在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。因為當控制信號（vld_in)無效時，使用了clk-gating后的寄存器，其CK（clk）端口一直為0，因此不存在翻轉(zhuǎn)，能夠有效降低寄存器的翻轉(zhuǎn)功耗和對應的時鐘樹的翻轉(zhuǎn)功耗。如下所示：下圖左側(cè)是DC綜合后的clk -gating結(jié)構(gòu)圖，使用了ICG模塊進行時鐘gating，被gating后的時鐘連接到寄存器的CK端。右側(cè)是沒有被clk-gating的寄存器結(jié)構(gòu)圖。
2、Clock-gating 編碼風格? ??
如下圖所示，case1和case3 為gating style風格。DC綜合時更容易產(chǎn)生clk gating。NOTE: 這里說的是更容易，而不是一定。綜合工具會根據(jù)同一組（同一個vld控制的）的寄存器bit位數(shù)量進行決策，如果數(shù)量過少，則不進行clk gating，因為使用ICG模塊本身就存在面積和功耗的增加。
案例1中，data為3bit，則沒有產(chǎn)生clk gating。
案例2中，data為7bit，data1_out和data3_out均產(chǎn)生了產(chǎn)生clk gati
3、data位寬3bit?
3.1 RTL代碼
module try_top (
input clk , //
input rst_n , //
input vld_in , //
input [3-1:0] data_in , //
output reg vld_out , //
output reg [3-1:0] data3_out , //
output reg [3-1:0] data1_out , //
output reg [3-1:0] data2_out //
);
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
vld_out <= 1'b0 ;
end
else begin
vld_out <= vld_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data1_out <= 'b0 ;
end
else if(vld_in) begin
data1_out <= data_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data2_out <= 'b0 ;
end
else if(vld_in) begin
data2_out <= data_in ;
end else begin
data2_out <= 'b0 ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data3_out <= 'b0 ;
end
else if(vld_in) begin
data3_out <= data_in ;
end else begin
data3_out <= data3_out ;
end
endmodule
3.2?網(wǎng)表文件--沒有產(chǎn)生clk-gating?
module try_top ( clk, rst_n, vld_in, data_in, vld_out, data3_out, data1_out,
data2_out );
input [2:0] data_in;
output [2:0] data3_out;
output [2:0] data1_out;
output [2:0] data2_out;
input clk, rst_n, vld_in;
output vld_out;
wire n6, n8, n10, n12, n14, n16, n18, n20, n22, n24, n26;
SDFFRPQL_*CELL_TYPE* data2_out_reg_0_ ( .D(n6), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data2_out[0]) );
SDFFRPQL_*CELL_TYPE* vld_out_reg ( .D(vld_in), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(vld_out) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_2_ ( .D(n22), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data1_out[2]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_1_ ( .D(n20), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data1_out[1]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_0_ ( .D(n18), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data1_out[0]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_2_ ( .D(n16), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data3_out[2]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_1_ ( .D(n14), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data3_out[1]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_0_ ( .D(n12), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data3_out[0]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_2_ ( .D(n10), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data2_out[2]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_1_ ( .D(n8), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n24), .Q(data2_out[1]) );
INVP_*CELL_TYPE* U18 ( .A(rst_n), .Y(n24) );
AND2_*CELL_TYPE* U19 ( .A(data_in[1]), .B(vld_in), .Y(n8) );
AND2_*CELL_TYPE* U20 ( .A(data_in[2]), .B(vld_in), .Y(n10) );
AND2_*CELL_TYPE* U21 ( .A(data_in[0]), .B(vld_in), .Y(n6) );
INVP_*CELL_TYPE* U22 ( .A(vld_in), .Y(n26) );
AO21_*CELL_TYPE* U23 ( .A0(data3_out[1]), .A1(n26), .B0(n8), .Y(n14) );
AO21_*CELL_TYPE* U24 ( .A0(data3_out[0]), .A1(n26), .B0(n6), .Y(n12) );
AO21_*CELL_TYPE* U25 ( .A0(data1_out[0]), .A1(n26), .B0(n6), .Y(n18) );
AO21_*CELL_TYPE* U26 ( .A0(data1_out[1]), .A1(n26), .B0(n8), .Y(n20) );
AO21_*CELL_TYPE* U27 ( .A0(data3_out[2]), .A1(n26), .B0(n10), .Y(n16)
);
AO21_*CELL_TYPE* U28 ( .A0(data1_out[2]), .A1(n26), .B0(n10), .Y(n22)
);
endmodule
4、data位寬7bit ? ??
4.1 RTL代碼
module try_top (
input clk , //
input rst_n , //
input vld_in , //
input [7-1:0] data_in , //
output reg vld_out , //
output reg [7-1:0] data3_out , //
output reg [7-1:0] data1_out , //
output reg [7-1:0] data2_out //
);
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
vld_out <= 1'b0 ;
end
else begin
vld_out <= vld_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data1_out <= 'b0 ;
end
else if(vld_in) begin
data1_out <= data_in ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data2_out <= 'b0 ;
end
else if(vld_in) begin
data2_out <= data_in ;
end else begin
data2_out <= 'b0 ;
end
always@(posedge clk or negedge rst_n)
if(!rst_n) begin
data3_out <= 'b0 ;
end
else if(vld_in) begin
data3_out <= data_in ;
end else begin
data3_out <= data3_out ;
end
endmodule
?
?
4.2.網(wǎng)表文件--產(chǎn)生了clk-gating
module try_top ( clk, rst_n, vld_in, data_in, vld_out, data3_out, data1_out,
data2_out );
input [6:0] data_in;
output [6:0] data3_out;
output [6:0] data1_out;
output [6:0] data2_out;
input clk, rst_n, vld_in;
output vld_out;
wire clk_gclk_0, n3, n5, n7, n9, n11, n13, n15, n31;
SNPS_CLOCK_GATE_HIGH_try_top inferred_cg_0 ( .CLK(clk), .EN(vld_in), .ENCLK(
clk_gclk_0), .TE(1'b0) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_0_ ( .D(data_in[0]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[0]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_0_ ( .D(n3), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[0]) );
SDFFRPQL_*CELL_TYPE* vld_out_reg ( .D(vld_in), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(vld_out) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_6_ ( .D(data_in[6]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[6]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_5_ ( .D(data_in[5]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[5]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_4_ ( .D(data_in[4]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[4]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_3_ ( .D(data_in[3]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[3]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_2_ ( .D(data_in[2]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[2]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_1_ ( .D(data_in[1]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[1]) );
SDFFRPQL_*CELL_TYPE* data1_out_reg_0_ ( .D(data_in[0]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data1_out[0]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_6_ ( .D(data_in[6]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[6]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_5_ ( .D(data_in[5]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[5]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_4_ ( .D(data_in[4]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[4]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_3_ ( .D(data_in[3]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[3]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_2_ ( .D(data_in[2]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[2]) );
SDFFRPQL_*CELL_TYPE* data3_out_reg_1_ ( .D(data_in[1]), .SI(1'b0), .SE(
1'b0), .CK(clk_gclk_0), .R(n31), .Q(data3_out[1]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_6_ ( .D(n15), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[6]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_5_ ( .D(n13), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[5]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_4_ ( .D(n11), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[4]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_3_ ( .D(n9), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[3]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_2_ ( .D(n7), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[2]) );
SDFFRPQL_*CELL_TYPE* data2_out_reg_1_ ( .D(n5), .SI(1'b0), .SE(1'b0),
.CK(clk), .R(n31), .Q(data2_out[1]) );
INVP_*CELL_TYPE* U13 ( .A(rst_n), .Y(n31) );
AND2_*CELL_TYPE* U14 ( .A(vld_in), .B(data_in[6]), .Y(n15) );
AND2_*CELL_TYPE* U15 ( .A(vld_in), .B(data_in[5]), .Y(n13) );
AND2_*CELL_TYPE* U16 ( .A(vld_in), .B(data_in[4]), .Y(n11) );
AND2_*CELL_TYPE* U17 ( .A(vld_in), .B(data_in[3]), .Y(n9) );
AND2_*CELL_TYPE* U18 ( .A(vld_in), .B(data_in[2]), .Y(n7) );
AND2_*CELL_TYPE* U19 ( .A(vld_in), .B(data_in[1]), .Y(n5) );
AND2_*CELL_TYPE* U20 ( .A(vld_in), .B(data_in[0]), .Y(n3) );
endmodule
module SNPS_CLOCK_GATE_HIGH_try_top ( CLK, EN, ENCLK, TE );
input CLK, EN, TE;
output ENCLK;
PREICG_*CELL_TYPE* latch ( .CK(CLK), .E(EN), .SE(TE), .ECK(ENCLK) );
endmodule
5、ICG模塊說明
ICG（integrated latch clock gate）就是一個gating時鐘的模塊，通過使能信號能夠關閉時鐘。常用場景：低功耗狀態(tài)下，關閉部分時鐘源；無毛刺時鐘動態(tài)切換等。 ????如圖所示為一款ICG電路結(jié)構(gòu)圖，輸入時鐘為CK，輸出時鐘為ECK，E為使能信號，E為0表示關閉時鐘，ECK輸出為0。
結(jié)合波形圖和電路結(jié)構(gòu)圖，可以看到： ????當CK為0時，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 ????當CK為1時，ECK 恒定為q(n)，即對應的上一次CK為0時，鎖存的E值。 因此最終的效果就是，只要E配置成了0，那么ECK會在CK的下降沿跳變成0，隨后只要E保持為0，那么ECK一直為0。 當E從0跳變成1時，ECK會在CK的下一個上升沿跳變成1.
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?
NOTE: 建議先將E輸入信號同步到CK時鐘域，這樣E的跳變會發(fā)生在CK上升沿附近，因此在CK處于低電平時，E已穩(wěn)定，有足夠的時間驅(qū)動q值，使q達到標準電壓閾值，而不是介于0/1之間的電壓，從而保證了ECK的驅(qū)動能力。 ? ? ? ? ? ? ? ? ? ?
編輯：黃飛
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工商網(wǎng)監(jiān)
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