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幾乎所有的芯片設(shè)計、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個文件里，只需要一兩個人維護(hù)即可。所以大部分人比較少有機(jī)會去深入地學(xué)習(xí)VCS的仿真flow。基于此，本文將介紹VCS仿真的兩種flow，概述這兩種flow分別做了哪些事！

VCS是一個高性能、高容量的編譯代碼仿真器，它將高級抽象的驗(yàn)證技術(shù)集成到一個開放的本地平臺中。它能夠分析、編譯和編譯Verilog、VHDL、SystemVerilog和OpenVera所描述的design，并且還提供了一組仿真和調(diào)試功能來驗(yàn)證design，這些特性提供了源代碼級debug和仿真結(jié)果。支持原生測試平臺、SystemVerilog、驗(yàn)證規(guī)劃、覆蓋率分析和收斂。

除了標(biāo)準(zhǔn)Verilog、VHDL和混合HDL和SystemVerilog編譯和仿真功能，VCS包括以下集成的功能和工具集：

SystemC

Verdi

Unified Command-lineInterface (UCLI)

Built-In CoverageMetrics

DirectC Interface

VCS還可以與第三方工具集成，如Specman、Denali和其他加速和仿真系統(tǒng)。

下面介紹VCS的兩種仿真flow：two-step flow和 three-step flow

two-step flow

只支持VerilogHDL和SystemVerilog設(shè)計，包括兩個步驟: compilation 編譯simulation 仿真 compilation：編譯是仿真design的第一步，此時VCS構(gòu)建實(shí)例層次結(jié)構(gòu)并生成一個二進(jìn)制可執(zhí)行的simv，之后用于仿真。在此階段，我們可以選擇以優(yōu)化模式或調(diào)試模式編譯design。

使用vcs，語法如下：

vcs [compileoptions] Verilog_files

常用選項(xiàng)如下：

-h or -help

列出最常用的VCS編譯和運(yùn)行時選項(xiàng)的描述

-ID

返回有用的信息，如VCS版本和構(gòu)建日期，VCS編譯器版本，以及工作站名稱、平臺和主機(jī)ID

-v filename

指定Verilog庫文件，VCS在這個文件中查找模塊定義和在源代碼中找到的UDP實(shí)例

-y directory

指定Verilog庫目錄，VCS在這個目錄的源文件中搜索模塊定義和UDP實(shí)例。VCS在這個目錄中搜索與實(shí)例中模塊或UDP標(biāo)識符同名的文件(不是實(shí)例名)。如果找到了這個文件，VCS會在文件中搜索模塊或UDP定義來解析實(shí)例

ps:如果你在不同的庫中有多個同名的模塊，VCS會選擇用第一個-y選項(xiàng)指定的庫中定義的模塊

+incdir+directory+

指定VCS搜索包含文件的directory目錄，可以使用加號(+)字符指定多個目錄

+inbext+extension+

指定VCS只在庫目錄中搜索具有指定文件擴(kuò)展名的文件，可以指定多個擴(kuò)展名，用加號(+)分隔擴(kuò)展名。例如,+libext+.v+ .V+，指定在庫中搜索擴(kuò)展名為.v或.V的文件

+liborder

指定在VCS找到實(shí)例的庫的剩余部分中搜索未解析的模塊實(shí)例的模塊定義

-full64

支持64位模式下的編譯和仿真

-file filename

指定包含文件列表和編譯時選項(xiàng)的文件

-verdi

啟動verdi

-R

編譯后立即啟動仿真

-pvalue+parameter_hierarchical_name=value

將指定的參數(shù)更改為指定的值

-parameters filename

將文件中指定的參數(shù)更改為文件中指定的值

-notice

啟用詳細(xì)診斷消息

-q

quiet模式；抑制消息，例如關(guān)于VCS使用的C編譯器、VCS解析的源文件、頂層模塊或指定的timescale的消息

-V

verbose模式；打印消息，例如編譯器驅(qū)動程序在運(yùn)行C編譯器、匯編器和鏈接器時打印它執(zhí)行的命令

-lfilename

指定VCS記錄編譯消息的文件，如果還有-R選項(xiàng)，VCS將在同一個文件中記錄編譯和仿真的消息

+define+macro=value+

將源代碼中的文本宏定義為值或字符串，可以在Verilog源代碼中使用`ifdef編譯器指令來測試這個定義

simulation：在編譯過程中，VCS生成一個二進(jìn)制可執(zhí)行文件simv，使用simv來運(yùn)行仿真。根據(jù)編譯的方式，可用兩種模式運(yùn)行仿真：

Interactivemode

在初始階段以交互模式（調(diào)試模式）編譯design。在這個階段，可以使用GUI或通過命令行調(diào)試design問題。通過GUI進(jìn)行調(diào)試可以使用Verdi，通過命令行進(jìn)行調(diào)試可以使用UCLI(Unified command line interface)

batch mode

當(dāng)大多數(shù)design問題解決后，可以使用批處理模式（優(yōu)化模式）編譯design。在這個階段，可以以最小的debug性能來換取更好的性能來運(yùn)行回歸

使用下面的命令行來仿真設(shè)計:

simv_executable [runtime_options]

缺省情況下，VCS生成可執(zhí)行的二進(jìn)制文件simv，但也可以在vcs命令行中使用編譯時間選項(xiàng) -o 來生成具有指定名稱的二進(jìn)制可執(zhí)行文件

-gui

當(dāng)設(shè)置了VERDI_HOME時，此選項(xiàng)啟動Verdi

-ucli

該選項(xiàng)在UCLI模式下啟動simv

three-step flow

支持Verilog、VHDL和混合HDL設(shè)計，包括三個步驟： analysis 分析elaboration 細(xì)化simulation 仿真 analysis：分析是仿真design的第一步，在此階段將使用vhdlan或vlogan分析VHDL、Verilog、SystemVerilog和OpenVera文件。下面的部分包括幾個分析設(shè)計文件的示例命令行： Analyzing your VHDL files:vhdlan [vhdlan_options] file1.vhd file2.vhd Analyzing your Verilog files:vlogan [vlogan_options] file1.v file2.v Analyzing your SystemVerilog files:vlogan -sverilog [vlogan_options] file1.sv file2.svfile3.v Analyzing your OpenVera files:vlogan -ntb [vlogan_options] file1.vr file2.vr file3.v Analyzing your SystemVerilog and OpenVera files:vlogan -sverilog -ntb [vlogan_options] file1.sv file2.vrfile3.v 由于一般使用Verilog，故本文只介紹vlogan常用選項(xiàng)：-help顯示vlogan的使用信息 -q忽略所有vlogan消息 -f filename指定包含源文件列表的文件 -full64Analyzes the design for 64-bit simulation -ignore keyword_argument根據(jù)指定的關(guān)鍵字參數(shù)，忽略警告消息 -l filename指定VCS記錄分析器消息的日志文件 -sverilog啟用分析SystemVerilog源代碼 -sv_pragma指示VCS在單行或多行注釋中編譯sv_pragma關(guān)鍵字后面的SystemVerilog斷言代碼 -timescale=time_unit/time_precision為不包含timescale編譯器指令的源文件指定unit和precision，并在包含時間表的源文件之前指定時間表 -v library_file指定用于搜索模塊定義的Verilog庫文件 -work library將設(shè)計庫名稱映射到接收vlogan輸出的邏輯庫名稱work elaboration：細(xì)化是仿真design的第二步，在這個階段，使用分析過程中生成的中間文件，VCS構(gòu)建實(shí)例層次結(jié)構(gòu)并生成一個二進(jìn)制可執(zhí)行的simv，該二進(jìn)制可執(zhí)行文件之后用于仿真?？蛇x擇優(yōu)化模式或調(diào)試模式來細(xì)化design。常用選項(xiàng)如下：-h or -help列出最常用的VCS編譯和運(yùn)行時選項(xiàng)的描述 -ID返回有用的信息，如VCS版本和構(gòu)建日期，VCS編譯器版本，以及工作站名稱、平臺和主機(jī)ID -full64支持64位模式下的編譯和仿真-file filename指定包含文件列表和編譯時選項(xiàng)的文件 -l filename指定VCS記錄編譯消息的文件，如果還有-R選項(xiàng)，VCS將在同一個文件中記錄編譯和仿真的消息 simulation：仿真是最后一步，在細(xì)化過程中，使用生成的中間文件，VCS創(chuàng)建了一個二進(jìn)制可執(zhí)行文件simv。使用simv來運(yùn)行仿真?？梢允褂靡韵聝煞N模式運(yùn)行仿真： Interactive mode在初始階段以交互模式（調(diào)試模式）細(xì)化design。在這個階段，可以使用GUI或通過命令行調(diào)試design問題。通過GUI進(jìn)行調(diào)試可以使用Verdi，通過命令行進(jìn)行調(diào)試可以使用UCLI (Unified command line interface) batch mode當(dāng)大多數(shù)design問題解決后，可以使用批處理模式（優(yōu)化模式）編譯design。在這個階段，可以以最小的debug性能來換取更好的性能來運(yùn)行回歸使用下面的命令行來仿真設(shè)計:simv_executable[runtime_options] 缺省情況下，VCS生成可執(zhí)行的二進(jìn)制文件simv，但也可以在vcs命令行中使用編譯時間選項(xiàng)-o來生成具有指定名稱的二進(jìn)制可執(zhí)行文件 -gui當(dāng)設(shè)置了VERDI_HOME時，此選項(xiàng)啟動Verdi-ucli該選項(xiàng)在UCLI模式下啟動simv

以上內(nèi)容介紹了使用兩種仿真flow的基本步驟，其余功能需要用的時候再查VCS User Guide就行了。

END

審核編輯：李倩

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