一 Block Design設(shè)計(jì)方法

早期的FPGA，資源是比較有限的，設(shè)計(jì)規(guī)模相對(duì)也比較小，之前的設(shè)計(jì)流程中工程師常用的設(shè)計(jì)以HDL+Xilinx IP為結(jié)構(gòu)，設(shè)計(jì)中也會(huì)顧慮到FPGA資源的節(jié)省。

隨著FPGA的資源越來(lái)越大，設(shè)計(jì)的快速構(gòu)建、易修改、隨著版本可迭代的要求越來(lái)越高。好比在早期單片機(jī)時(shí)代，C語(yǔ)言是主流的工具；而處理器越來(lái)越強(qiáng)，腳本類語(yǔ)言能更快構(gòu)建最終應(yīng)用。

Xilinx越來(lái)越多的例程，給出的參考設(shè)計(jì)是基于Block Design設(shè)計(jì)方法的，block design設(shè)計(jì)方法具備如下優(yōu)勢(shì)：

A. 框圖形式，直觀易懂
Block Design基于框圖的形式，搭積木+連線的方式； B. 節(jié)省大量的Coding時(shí)間

互聯(lián)總線連線，可以鼠標(biāo)單一連線。Block Design的一個(gè)IP往往可以獨(dú)立運(yùn)行，比代碼的方式只是一個(gè)wrapper包含的內(nèi)容更多；

C. 可以隨著Vivado升級(jí)，快速更新IP，保持設(shè)計(jì)更新
傳統(tǒng)HDL+IP的方式，IP升級(jí)后還需要檢查對(duì)應(yīng)HDL的適配。Block Design一般來(lái)說(shuō)，IP作為一個(gè)模塊升級(jí)，基本上Block Design直接升級(jí)，內(nèi)部不用再干預(yù)； D. 包括大量的通用IP，可以靈活構(gòu)建設(shè)計(jì)
尤其是基于AMBA的IP，可以幫助用戶快速靈活構(gòu)建設(shè)計(jì)；

二 Block Design設(shè)計(jì)實(shí)例

如何理解Block Design設(shè)計(jì)方法、工具如何使用等問(wèn)題Xilinx有詳細(xì)的文檔手冊(cè)來(lái)介紹，本文中不做介紹，本文簡(jiǎn)單以一個(gè)實(shí)際的案例，介紹使用Block Design加速設(shè)計(jì)。

本文描述的這個(gè)設(shè)計(jì)，需要4路光纖，運(yùn)行Aurora協(xié)議，各路Aurora線速率不同。最終Aurora協(xié)議的數(shù)據(jù)部分，還需要通過(guò)PCIe上傳到上位機(jī)。反過(guò)程是上位機(jī)的數(shù)據(jù)，通過(guò)PCIe最終分發(fā)到4路Aurora光纖，向外傳輸。

本文描述的這個(gè)設(shè)計(jì)中的兩個(gè)要點(diǎn)：

1. 利用DDR做大容量緩存

有很多應(yīng)用需要用DDR做緩存，例如常見(jiàn)的PCIe+Aurora收發(fā)，或者ADC/DAC，圖像采集卡等，兩邊速率不匹配并且累計(jì)需要的容量超過(guò)FPGA內(nèi)部FIFO的時(shí)候，需要外部的DDR做緩沖。

早期Xilinx DDR IP的用戶接口，只提供了類似于FIFO那樣的接口，并且只有一個(gè)用戶接口。

在傳統(tǒng)的RTL設(shè)計(jì)方法中，需要將DDR作為緩存，需要自己做如下設(shè)計(jì)：

A. 多數(shù)據(jù)輸入輸出的接口，將app_接口擴(kuò)展多個(gè)獨(dú)立的接口，供不同的端口使用

B. 總線仲裁，多個(gè)獨(dú)立接口仲裁，按照round-robin，或者搶占式的方式提供仲裁

C. 地址管理，不同的端口深度要求不同的情況下，對(duì)應(yīng)管理不同的地址空間。

實(shí)現(xiàn)這些功能，大概需要寫(xiě)這么多代碼，對(duì)一個(gè)工程師來(lái)說(shuō)，這些代碼可能需要2-4周的代碼和仿真時(shí)間：

如果使用Block Design實(shí)現(xiàn)，1個(gè)小時(shí)差不多就可以實(shí)現(xiàn)上面的這些內(nèi)容，在Block Design中：

A. 最右側(cè)的DDR IP 直接出AXI接口；

B. 使用AXI Smart Connect實(shí)現(xiàn)多端口擴(kuò)展，自帶仲裁功能；

C. 使用DATAMOVER完成外圍FIFO數(shù)據(jù)到DDR的數(shù)據(jù)讀寫(xiě)；

搭建這個(gè)Block只需要10分鐘，到這一步為止，剩下的工作只需要控制DATAMOVER的命令接口即可。

2. 使用XDMA直接和DDR交互

過(guò)去Xilinx 平臺(tái)設(shè)計(jì)DMA，從最早的XAPP1052，到后來(lái)一些付費(fèi)的PLDA和NWlogicIP，設(shè)計(jì)復(fù)雜度不用說(shuō)，哪怕購(gòu)買(mǎi)了IP也需要一些時(shí)間融入到自己的產(chǎn)品中。

Xilinx有一個(gè)XDMA IP，這個(gè)IP的介紹和使用參考PG195。這里使用Block Design，添加X(jué)DMA。

XDMA對(duì)外有2個(gè)接口：

A. 一個(gè)是AXI_LITE接口，這里接AXI_BRAM IP，對(duì)外是一個(gè)bram接口，用作寄存器接口，控制PCIe卡內(nèi)部的寄存器；

B. 一個(gè)是AXI Memory Full接口，可以直接對(duì)接DDR空間，訪問(wèn)所有的DDR部分；

通過(guò)地址空間來(lái)看，DDR被PCIe XDMA和4路DATAMOVER共享，DATAMOVER外部接收的數(shù)據(jù)緩存在DDR空間，上位機(jī)可以直接讀走這片緩存的數(shù)據(jù)，從而實(shí)現(xiàn)外部數(shù)據(jù)到上位機(jī)的過(guò)程。

一個(gè)實(shí)際的PCIe Aurora光纖收發(fā)的工程，在Block Design中搭建這些框圖，外圍的代碼非常簡(jiǎn)單。下面是一個(gè)實(shí)際的工程，4光口的Aurora收發(fā)卡，使用DDR緩存，并且使用PCIe和上位機(jī)交互。

Block Design中包含了PCIe部分，以及上面的DDR緩沖的部分，外部只需要1個(gè)DATAMOVER寫(xiě)控制、1個(gè)DATAMOVER讀控制、1個(gè)寄存器接口，即完成整個(gè)設(shè)計(jì)。

三 結(jié)語(yǔ)

使用Block Design設(shè)計(jì)方法，主體部分都可以快速拖拽和連線完成，使得外圍所需要的的代碼大大簡(jiǎn)化，只需要區(qū)區(qū)3個(gè)模塊代碼，完成從數(shù)據(jù)流到DDR的緩沖以及通過(guò)XDMA讀取DDR的過(guò)程，從而完成外圍接口和上位機(jī)的通訊。

這個(gè)設(shè)計(jì)可以適配很多種Stream形式的設(shè)計(jì)：

A. Aurora光纖收發(fā)卡；

B. Camera Link圖像采集卡；

C. AD/DA數(shù)據(jù)采集回放卡；

審核編輯 ：李倩