本文要點(diǎn)：

掌握信號(hào)完整性基礎(chǔ)知識(shí)

實(shí)現(xiàn)良好信號(hào)完整性的 PCB layout 技術(shù)

有助于提高信號(hào)完整性的 layout 工具和功能

誠(chéng)信 (integrity) 的本質(zhì)特征之一是始終如一、不妥協(xié)、值得信賴。在現(xiàn)代電子設(shè)備和系統(tǒng)中，高速電信號(hào)的質(zhì)量也得講究“誠(chéng)信”，不過其定義是 integrity 的另一涵義——完整性。如果信號(hào)質(zhì)量下降或信號(hào)完整性表現(xiàn)不佳，就可能無法達(dá)到預(yù)期目的。這會(huì)導(dǎo)致設(shè)計(jì)的電子產(chǎn)品出現(xiàn)各種問題，如間歇性故障，甚至徹底無法運(yùn)行。

為避免此類中斷和故障，需要根據(jù)特定的設(shè)計(jì)標(biāo)準(zhǔn)對(duì) PCB 進(jìn)行布局和布線，創(chuàng)建最有利于傳輸高速信號(hào)的環(huán)境。這涉及 PCB 設(shè)計(jì)的方方面面，包括所使用的元件、原始電路板的制造以及元件的擺放和連接方式。要成功設(shè)計(jì)高速電子產(chǎn)品，設(shè)計(jì)人員必須了解信號(hào)完整性的基礎(chǔ)知識(shí)。

1

信號(hào)完整性不佳可能導(dǎo)致的問題

干擾可能對(duì)電子設(shè)備運(yùn)行產(chǎn)生巨大影響。比如說，坐飛機(jī)時(shí)手機(jī)需要關(guān)機(jī)、收音機(jī)受到干擾會(huì)傳出靜電噪聲；一些老式電腦會(huì)產(chǎn)生大量的電磁干擾，最終只能退出市場(chǎng)。信號(hào)完整性不佳導(dǎo)致的大多數(shù)問題更加隱蔽——性能可能偶爾出現(xiàn)故障，數(shù)據(jù)可能丟失，甚至設(shè)備都可能無法運(yùn)行。這些問題的根源通常都可以追溯到信號(hào)完整性問題。

電子設(shè)備中的信號(hào)速度越來越快，更容易受到各種干擾，包括阻抗失配導(dǎo)致的信號(hào)反射、地彈和串?dāng)_。如果不專門針對(duì)這些問題去設(shè)計(jì)電路板的布局，信號(hào)惡化會(huì)愈演愈烈，直至電路板無法按預(yù)期正常工作。此外，電路板的設(shè)計(jì)還必須確保不會(huì)給自身電路或附近的電子設(shè)備帶來信號(hào)完整性問題。在針對(duì)這些問題下手設(shè)計(jì)之前，首先要了解一些關(guān)鍵的信號(hào)完整性基本知識(shí)。

恰當(dāng)?shù)募s束規(guī)則設(shè)置有助于高速設(shè)計(jì)的成功

*本視頻可能錄制于產(chǎn)品用戶界面更新之前，也可能基于更早版本錄制；視頻中的概念和工作流程仍適用于產(chǎn)品當(dāng)前最新版本。

2

必備的信號(hào)完整性基本知識(shí)

導(dǎo)致電路板上的信號(hào)質(zhì)量下降有多種類別的影響因素。以下四種值得關(guān)注。

01

電磁干擾（EMI）

如果在電路板上布設(shè)高頻信號(hào)時(shí)未加謹(jǐn)慎，就會(huì)產(chǎn)生 EMI 輻射。不僅走線的長(zhǎng)度和配置會(huì)造成問題，走線和過孔殘樁也會(huì)起到天線的作用。EMI 的另一個(gè)來源是信號(hào)返回路徑，該路徑最好位于相鄰的參考平面上。如果返回路徑受阻，信號(hào)在尋找返回信號(hào)源的路徑時(shí)就會(huì)輻射出更多的噪聲。

02

串?dāng)_（Crosstalk）

相距太近的高速走線可能會(huì)意外耦合，導(dǎo)致一個(gè)信號(hào)壓倒另一個(gè)信號(hào)。這種串?dāng)_會(huì)導(dǎo)致受害者信號(hào)模仿攻擊者信號(hào)的特性，無法完成其預(yù)期的作用。不僅并排布線會(huì)產(chǎn)生串?dāng)_，在電路板相鄰的層上并行布線也會(huì)產(chǎn)生串?dāng)_。這種串?dāng)_被稱為“寬邊耦合”，這也是大多數(shù)電路板設(shè)計(jì)在相鄰層上交替進(jìn)行水平和垂直布線的原因。

03

同步開關(guān)噪聲（地彈）

電路板上有眾多元件在高電平和低電平狀態(tài)之間切換，切換到低電平狀態(tài)時(shí)，電壓電平可能無法完全恢復(fù)到接地電位。如果低電平狀態(tài)的電壓電平反彈過高，信號(hào)的低電平狀態(tài)可能會(huì)被誤認(rèn)為是高電平狀態(tài)。這種情況大量且同時(shí)地發(fā)生的話，可能會(huì)導(dǎo)致錯(cuò)誤切換或雙重切換，干擾電路的運(yùn)行。

04

阻抗失配

敏感的高速傳輸線路的均勻性發(fā)生變化會(huì)導(dǎo)致信號(hào)反射，從而破壞信號(hào)的完整性。在沒有妥善關(guān)注阻抗值的情況下布線，不同電路板區(qū)域的阻抗值會(huì)根據(jù)各種條件發(fā)生變化。要正確布設(shè)受控阻抗的敏感走線，需要合理設(shè)計(jì)層疊、走線寬度和間隙。

明確了信號(hào)完整性的主要問題后，可以通過哪些 PCB 設(shè)計(jì)方法來解決呢？

3

增強(qiáng)信號(hào)完整性的 PCB 設(shè)計(jì)方法

1. PCB 層疊設(shè)置和器件布局

PCB 的信號(hào)完整性問題通常是由于信號(hào)返回路徑不當(dāng)。返回路徑不能有障礙物，而且需要位于相鄰的參考平面層上，以獲得更好的信號(hào)完整性。要實(shí)現(xiàn)這種配置，需要在電路板層疊中設(shè)置專用的層，用于微帶線或帶狀線配置的敏感高速布線和相鄰參考平面。微帶線配置由表面走線和下面的單個(gè)平面組成，而帶狀線走線則在內(nèi)部布線，夾在兩個(gè)參考平面之間。

微帶線和帶狀線層配置對(duì)信號(hào)完整性的影響

相鄰參考平面和清晰的返回路徑對(duì)所有信號(hào)都有益處，不過對(duì)于必須以受控阻抗布線的敏感信號(hào)來說，這一點(diǎn)變得更加重要。要確定用于受控阻抗布線的走線寬度，就需要計(jì)算介質(zhì)厚度、介電常數(shù)以及走線厚度。若改變電路板層疊或用于 PCB 制造的材料，上述計(jì)算結(jié)果就會(huì)改變，因此設(shè)計(jì)人員必須在 layout 開始前確定電路板的 layout 配置。除此之外，受控阻抗走線采用哪種微帶線或帶狀線配置進(jìn)行布線，也會(huì)影響計(jì)算結(jié)果（如上圖所示）。

電路板層層疊配置確定后，下一步就是在電路板上擺放器件。許多高速電路由多個(gè)網(wǎng)絡(luò)組成，這些網(wǎng)絡(luò)從一個(gè)器件的驅(qū)動(dòng)引腳開始，穿過其他器件，在最后一個(gè)器件的負(fù)載引腳處終止。如此形成的回路被稱為信號(hào)路徑。為了保持信號(hào)的完整性，必須按照原理圖中的詳細(xì)說明，依次擺放部件，以便引腳之間實(shí)現(xiàn)最短的點(diǎn)對(duì)點(diǎn)連接。其他器件，如處理器和內(nèi)存芯片，需要有足夠大的間距，以滿足所有布線拓?fù)浣Y(jié)構(gòu)的需要，但距離又要足夠近，以實(shí)現(xiàn)短連接。

器件擺放注意事項(xiàng)

在擺放高速電路時(shí)，應(yīng)遵循原理圖的邏輯流程。

在處理器和存儲(chǔ)器件的每個(gè)電源引腳附近擺放旁路電容器。

為逃逸布線和總線布線留出空間。

遵守裝配商的可制造性設(shè)計(jì) (DFM) 規(guī)則。

確保運(yùn)行時(shí)會(huì)發(fā)熱的器件能夠有效散熱。

在電路板上擺放好器件后，下一步就是布線。

2.電路板布線和參考平面

此時(shí)就可以開始布線。要保證信號(hào)完整性良好，走線與器件的位置密切相關(guān)。例如，逃逸布線必須精心設(shè)計(jì)，確保所有信號(hào)妥當(dāng)連接，以及相關(guān)器件（如旁路電容）盡可能靠近引腳。針對(duì)引腳數(shù)量眾多的 BGA，許多設(shè)計(jì)需要依靠盤中孔 (via-in-pad) 來確保連接簡(jiǎn)短，并為布線留出更多空間。

妥當(dāng)完成器件布局后，就可以進(jìn)行高速電路布線了。

布線準(zhǔn)則

信號(hào)路徑走線要簡(jiǎn)短、直接。

敏感信號(hào)應(yīng)盡可能布設(shè)在內(nèi)部層上、緊鄰參考平面旁邊或位于參考平面之間。

時(shí)鐘線和其他敏感高速信號(hào)應(yīng)盡可能與其他走線分開。間距應(yīng)為所用走線寬度的三倍，這條經(jīng)驗(yàn)法則屢試不爽。

差分對(duì)布線要緊密相鄰，不要在過孔等障礙物周圍拆散差分對(duì)。

對(duì)長(zhǎng)度必須匹配的一組網(wǎng)絡(luò)進(jìn)行布線時(shí)，先從最長(zhǎng)的連接開始，然后在其他連接上增加可以調(diào)節(jié)的繞線，與第一個(gè)連接相匹配。

不要讓敏感信號(hào)穿過電路的嘈雜區(qū)域，如電路板的模擬或電源部分。

留出足夠的空間，以便在需要時(shí)采用菊花鏈等特定布線拓?fù)浣Y(jié)構(gòu)。

盡可能減少過孔的使用，避免過孔長(zhǎng)度和電感帶來更多信號(hào)完整性問題。

除了布線，還需要設(shè)計(jì)電路板的電源分配網(wǎng)絡(luò) (PDN)。干凈的 PDN 對(duì)電源完整性至關(guān)重要，同時(shí)也有助于確保信號(hào)完整性。另外，高速傳輸線應(yīng)避免穿過參考平面上的阻塞區(qū)域，否則電路板會(huì)產(chǎn)生更多電磁干擾，因?yàn)樾盘?hào)會(huì)四處游蕩，試圖找到返回信號(hào)源的清晰路徑。阻塞區(qū)域包括分割平面、電路板切口和密集的過孔區(qū)域，如下圖所示：

密集的過孔區(qū)域可能會(huì)堵塞參考平面上的信號(hào)返回路徑

設(shè)計(jì)出有良好信號(hào)完整性的電路板雖然復(fù)雜，但 CAD 工具可以助力設(shè)計(jì)人員提高效率，更好完成。

4

有助于確保信號(hào)完整性的 layout 工具

當(dāng)下的 PCB 設(shè)計(jì)系統(tǒng)包括許多實(shí)用的工具和功能，有助于確保設(shè)計(jì)具有良好的信號(hào)完整性。例如，Cadence Allegro PCB 設(shè)計(jì)軟件提供了一個(gè)規(guī)則系統(tǒng)，用于為器件、網(wǎng)絡(luò)、高速網(wǎng)絡(luò)和電氣屬性（阻抗、傳播延遲等）設(shè)置規(guī)則。此外，Sigrity Aurora 工具提供設(shè)計(jì)同步分析（In-design Analysis）功能，可將信號(hào)完整性、電源和電磁仿真無縫直接集成到 layout 環(huán)境中。

目前，Cadence Allegro PCB 設(shè)計(jì)軟件已進(jìn)化到最新的 Allegro X 23.1 版本！不僅包含以上全部功能，更與 Cadence Clarity 3D Solver、Celsius Thermal Solver 等電磁分析、熱仿真分析工具無縫集成，為 PCB 和系統(tǒng)設(shè)計(jì)的工程師提供集成了邏輯/物理設(shè)計(jì)、系統(tǒng)分析和設(shè)計(jì)數(shù)據(jù)管理的系統(tǒng)設(shè)計(jì)平臺(tái)和新的技術(shù)升級(jí)！

全新的 EE 控制面板，可進(jìn)行版圖規(guī)劃和輸入分析；集成的 X AI 技術(shù)，能自動(dòng)完成元件放置、電源網(wǎng)絡(luò)分配和布線；升級(jí)更新的 Allegro System Capture、Allegro Pulse 數(shù)據(jù)管理和云連接等主要產(chǎn)品，能確保您獲得迄今為止最強(qiáng)大的 Allegro 性能，將整體設(shè)計(jì)生產(chǎn)力提高 4 倍。