芯片的開發(fā)與進(jìn)步構(gòu)成尺寸和厚度的變化。最新的晶元封裝設(shè)計(jì)需要推棧芯片或硅粘合到硅上，這會(huì)導(dǎo)致組件彼此的形狀及其粘合強(qiáng)度發(fā)生變化。

三種設(shè)計(jì)使測(cè)試變得困難：

降低芯片厚度與芯片粘合面積的比率
薄芯片隨芯片和基板翹曲
硅直接粘合到硅或其他類似材料上（增加粘合強(qiáng)度）
（1）降低芯片厚度與芯片粘合面積的比率
降低芯片厚度與芯片粘合面積的比率與剪切測(cè)試有關(guān)。 實(shí)際問題是隨著芯片變薄，將測(cè)試負(fù)載區(qū)域減少到粘合區(qū)域。推刀將測(cè)試載荷施加到芯片的側(cè)面區(qū)域。

當(dāng)芯片較薄時(shí)，施加測(cè)試載荷的區(qū)域較小。隨著芯片厚度的減小，會(huì)出現(xiàn)這一點(diǎn)，推刀和芯片之間的測(cè)試應(yīng)力，比粘結(jié)應(yīng)力更早達(dá)到峰值。芯片在粘合失效之前失效，因此不測(cè)量粘接強(qiáng)度。

（2）薄芯片隨芯片和基板翹曲
翹曲的芯片和基板會(huì)增加芯片上的變形負(fù)載 ，從而導(dǎo)致其在粘合失效之前斷裂

（3）硅直接粘合到硅或其他類似材料上（增加粘合強(qiáng)度）
由于粘接的面積遠(yuǎn)大于測(cè)試載荷的面積，因此芯片將在粘接前的測(cè)試載荷施加點(diǎn)失效。因此，通常無法測(cè)試這樣的樣品。
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