據(jù)韓國媒體Chosunbiz透露，三星電子近日在背面供電網(wǎng)絡(luò)（BSPDN）芯片實(shí)驗(yàn)測試中取得了顯著成效，有望提早應(yīng)用到新制程節(jié)點(diǎn)。

過去，芯片主要通過自下而上的方法制造，先構(gòu)建晶體管，然后搭建互相連接以及供給電能的線路層。然而，隨著工藝制程的不斷縮小，傳統(tǒng)供電模式的線路層變得更為復(fù)雜，這給設(shè)計(jì)與生產(chǎn)帶來了困擾。

BSPDN技術(shù)創(chuàng)新性地將芯片電路轉(zhuǎn)移到晶圓背部，使路勁大大簡化，有效解決了互聯(lián)的難題，降低了電能對信號的影響，從而極大降低了平臺的總體電壓及功耗。此外，這尤其適合于水星在移動(dòng)設(shè)備SoC的小型化需求。

報(bào)道中提到，三星電子在測試的兩款ARM內(nèi)核規(guī)格芯片上進(jìn)行了實(shí)驗(yàn)，結(jié)果表明，雖然芯片尺寸分別減小了10％和19％，但性能及頻率效率的提升幅度均未超過10％。

鑒于進(jìn)展順利，原本計(jì)劃在2027年左右的1.7納米（此處存疑，根據(jù)其他報(bào)道應(yīng)為1.4納米）工藝實(shí)現(xiàn)商業(yè)化的BSPN技術(shù)可能會提前，或許會在明年的2nm工藝得到應(yīng)用。

三星電子的行業(yè)競爭對手臺積電和英特爾亦已展開背面供電領(lǐng)域的深入研究：前者預(yù)計(jì)在2025年推出基于 ByteArray的背面供電方案N2；后者則計(jì)劃從今年的20A節(jié)點(diǎn)開始采用自研的PowerVia技術(shù)。