凱文凱利曾道：市場苛求效率的壓力，如此冷酷，如此無情，致使它必然將各種人造系統(tǒng)推向最優(yōu)化這單一的方向。這句話可以在半導體行業(yè)獲得應驗，從1965年摩爾定律提出到現在已有五十余年，若干年前就有人聲稱摩爾定律行將就木，然而直到微縮技術已經接近物理極限的今天，仍不能下結論說摩爾定律已死。

海思平臺與關鍵技術開發(fā)部部長夏禹

市場推動摩爾定律向前發(fā)展

“在這么強大的市場支撐下，整個信息產業(yè)的資源與資本都會聚焦在一起，合力推動摩爾定律進一步發(fā)展，”在2018年Cadence用戶大會（CDNLive 2018）上，華為海思平臺與關鍵技術開發(fā)部部長夏禹就表示，全球對大帶寬與大算力的要求節(jié)節(jié)攀升，對信息系統(tǒng)中的硬件平臺而言，只有延續(xù)摩爾定律，不斷提高集成度、增加功能、提升性能，才能滿足市場發(fā)展提出的新需求。

夏禹舉了幾個例子來做說明。在終端設備側，以智能手機為代表的高性能移動設備用芯片仍然緊跟摩爾定律腳步，從40納米被戲稱為“暖寶寶”的K3V2，到10納米的麒麟970，海思手機處理器發(fā)展歷史證明了跟隨摩爾定律腳步的重要性。

在數據流量與帶寬方面，根據華為海思的預估，固定網數據流量每年將保持23%的增長，5年后數據流量需求將達到現在3倍左右；在移動網方面，將保持46%的增長率，5年后數據流量將是現在的7倍；而在數據中心側，增長速度更是驚人，每年翻倍，5年后數據流量將是現在的16倍。要實現這樣大的數據吞吐量，自然離不開高性能芯片，夏禹表示，海思在網絡側單顆芯片集成度已經達到單芯片500億顆晶體管。

除了大容量、高集成度，接口帶寬與速率也在摩爾定律推動下不斷改進，“數據吞吐率從28Gbps，到今年的56Gbps，未來可實現112Gbps，甚至有可能達到200Gbps。吞吐率的增加就是為讓傳輸速率足夠快，包括模擬帶寬也在增加，從18GHz到35GHz，有可能超越傳輸線互連的極限，帶寬大于50GHz?！?/p>

之所以總有“摩爾定律已死”的聲音，原因之一就是隨著接近物理極限，每一代工藝節(jié)點演進都要付出極大的代價，但工業(yè)界一直能找到方法為摩爾定律續(xù)命。在器件級，新材料與新結構引入突破了傳統(tǒng)工藝限制；在互連上，傳統(tǒng)一直用銅線，但到5納米工藝后也將引入新材料，夏禹認為碳納米管和石墨烯引入的機會很大；在制造設備端，供應商也不斷引入多重曝光等技術來實現更小的加工尺寸。

夏禹還指出，FinFET工藝（28納米及以下）出現以來，工藝節(jié)點已經不是根據真正的線寬來命名，柵極間距還在78至40納米級別，5納米工藝節(jié)點金屬間距仍有32納米，“現在的技術發(fā)展還沒有到極限?！?/p>

模擬設計工具沒有跟上摩爾定律發(fā)展

先進工藝發(fā)展給設計帶來更多挑戰(zhàn)。每一代工藝向前演進，都會帶來更多的寄生效應，器件模型日趨復雜，而互連線寄生效應影響比重越來越大，如何控制互連寄生參數成為性能設計中的重要課題。但夏禹認為，晶體管與互連線模型復雜化只是增加了工作量，并非不能解決，工藝演進最大的攔路虎是功耗密度，類似的設計“如果16納米芯片功耗密度為1，那么到5納米功耗密度就可能是10，芯片如何散熱，整個系統(tǒng)如何散熱，都將是半導體行業(yè)未來面臨的巨大挑戰(zhàn)?！?/p>

雖然晶體管尺寸隨著工藝演進在變小，但同一應用的芯片在采用新工藝時不一定會減小面積，通常反而會增大面積，因為需要加入更多功能。夏禹展示的一張圖表顯示，同一應用，7納米芯片面積通常是28納米的1.5倍，而集成功能模塊是28納米的6.25倍，存儲容量是28納米的5倍，仿真運行時間也是28納米的5倍。

這就給EDA工具帶來極大挑戰(zhàn)?！拔覍浖幸粋€要求，從綜合到時序分析，整個流程一個星期必須跑完，”夏禹強調，EDA技術與算力也要跟隨摩爾定律一起發(fā)展，“每天8小時，需要跑完一個任務，不能有延遲，讓工程師等待是很浪費的一件事。”

相對而言，模擬設計工具改進的空間更大?！拔覀€人認為，相對數字類工具，模擬技術在仿真測試上是落后的，”從夏禹提供的一張后仿真驗證圖可以看出，7納米工藝后仿真時間是40納米工藝的40至50倍，“在模擬電路仿真驗證加速上有巨大的市場需求，這是產業(yè)界普遍面臨的一個大挑戰(zhàn)，急需EDA、IT硬件與硬件仿真器技術大發(fā)展來加速模擬設計?！?/p>

芯片模擬部分測試時間也是也是極大的開銷，以海思一顆網絡芯片為例，在7納米，模擬部分測試時間約占整體測試時間的90%，但該芯片模擬部分與數字部分面積占比大約為1比10000，也就是說，一整顆芯片90%的測試時間被花在只有萬分一的模擬電路上，“模擬電路的DFT（可測試設計）沒有跟上整個行業(yè)的發(fā)展訴求，在大規(guī)模集成電路中，模擬與數字測試時間大概差百倍以上，從另一個角度來看，在模擬電路DFT上存在巨大的市場機會。”

Cadence首席執(zhí)行官陳立武在接受TechSugar采訪時表示，Cadence幾年前注意到這個現實，已經在加強模擬設計工具的投入，最近推出的五款產品中，有四款是模擬工具。而Cadence新任總裁Anirudh Devgan就以模擬仿真工具開發(fā)而聞名于世，Anirudh將負責Cadence所有的研發(fā)項目，這將加速Cadence在模擬工具上的進展。

系統(tǒng)化解決思路

將工藝尺寸微縮的方向終究有走到盡頭的一天，按照這一方向走，最終我們也許會需要一顆集成5000億顆晶體管、主頻4GHz以上、功耗超過600瓦的超級芯片，這樣的芯片顯然難以量產。除了單顆硅芯片的摩爾定律，采用系統(tǒng)化思維，拓展集成空間成為半導體行業(yè)發(fā)展的另一個熱點方向，即所謂的超越摩爾定律（More than Moore）。

立體封裝、異構集成是實現超越摩爾定律的一個主要方法，如今在服務器芯片等高性能處理器上應用已經很普遍。異構集成將邏輯電路與存儲器集成在一起，可以實現大帶寬，“AI芯片有時候像一個大頭娃娃，東西出不去，數據進不來，采用這種封裝方法可以解決‘大頭娃娃’問題?！?/p>

除了封裝，還需要考慮PCB，整個系統(tǒng)在實現時，需要從供電、高速互連、可靠性、熱和應力等方面做通盤考慮。海思提倡集成物理設計，Cadence有系統(tǒng)設計實現（SDE），都是以系統(tǒng)思維對整個工程開發(fā)流程做整合，“在海思內部，封裝和板子的問題非常多，而芯片因為采用結構性良好的多晶硅，一致性更好，反而問題比較少。但在系統(tǒng)中，更多的是在不同物理層面的連接，要實現更安全可靠的連接，除了現在IC設計行業(yè)能看到的集成設計流程，我們還希望看到整個系統(tǒng)端到端工程集成的設計驗證流程，從概念到實現全部覆蓋，這是現在產業(yè)界比較欠缺的?！?/p>

不管是摩爾定律，還是超越摩爾定律，所有在半導體領域的研究與創(chuàng)新，最終目的就是推動每一代工藝在性能、功耗、面積上有收益，如夏禹所說，這三個方向的復合收益是巨大的產業(yè)推動力。摩爾定律不僅是“抵抗通貨膨脹的有效手段”，也是連接世界讓更多人參與到信息社會中的根本力量。