探索DS90CR486：高性能48位通道鏈路解串器的技術(shù)剖析與應(yīng)用指南

在高速數(shù)據(jù)傳輸?shù)念I(lǐng)域中，DS90CR486作為一款133MHz、48位通道鏈路解串器，以其高達(dá)6.384Gbps的吞吐量，成為眾多應(yīng)用場景下的理想選擇。本文將深入剖析DS90CR486的特性、電氣參數(shù)、工作模式以及應(yīng)用要點(diǎn)，為電子工程師們提供全面的設(shè)計(jì)參考。

文件下載：ds90cr486.pdf

芯片特性概述

高吞吐量與寬時(shí)鐘支持

DS90CR486支持66MHz至133MHz的輸入時(shí)鐘，最高能實(shí)現(xiàn)6.384Gbps的吞吐量，滿足了高速數(shù)據(jù)傳輸?shù)男枨蟆?/p>

電纜與成本優(yōu)化

通過電纜去斜功能和直流平衡技術(shù)，減少了電纜和連接器的尺寸與成本。同時(shí)，直流平衡還降低了碼間干擾（ISI）失真，適用于點(diǎn)對點(diǎn)背板或電纜應(yīng)用。

低功耗與易設(shè)計(jì)

芯片功耗較低，在133MHz時(shí)典型功耗為890mW。采用直通式引腳布局，便于PCB設(shè)計(jì)，且供電電壓為+3.3V，采用100引腳TQFP封裝，符合TIA/EIA - 644 - A - 2001 LVDS標(biāo)準(zhǔn)。

電氣參數(shù)詳解

絕對最大額定值

了解芯片的絕對最大額定值對于確保其安全運(yùn)行至關(guān)重要。DS90CR486的供電電壓范圍為 - 0.3V至 + 3.6V，LVCMOS/LVTTL輸出電壓、LVDS接收器輸入電壓等也都有相應(yīng)的限制。此外，芯片的結(jié)溫、存儲溫度、焊接溫度等參數(shù)也需嚴(yán)格遵守，以避免損壞芯片。

推薦工作條件

為了使芯片性能達(dá)到最佳，推薦的工作條件包括供電電壓在3.14V至3.46V之間，工作環(huán)境溫度在 - 10℃至 + 70℃之間，接收器輸入范圍為0V至2.4V，供電噪聲電壓不超過100mVpp，輸入時(shí)鐘頻率在66MHz至133MHz之間。

電氣特性

DS90CR486的電氣特性涵蓋了LVCMOS/LVTTL直流規(guī)格、LVDS接收器直流規(guī)格以及接收器供電電流等方面。例如，LVCMOS/LVTTL輸入的高電平閾值、低電平閾值，LVDS接收器的差分輸入高閾值、低閾值等參數(shù)，都對芯片的正常工作起著關(guān)鍵作用。

工作模式與功能

DC平衡模式

DC平衡模式通過在每個(gè)LVDS數(shù)據(jù)信號線上額外傳輸一個(gè)直流平衡位（DCB），來最小化信號線上的短期和長期直流偏置。通過計(jì)算運(yùn)行字差異和當(dāng)前數(shù)據(jù)差異，決定數(shù)據(jù)是原封不動傳輸還是取反傳輸，從而實(shí)現(xiàn)直流平衡。該模式在BAL引腳置高時(shí)開啟。

去斜功能

“DESKEW”功能可補(bǔ)償數(shù)據(jù)信號之間的固定互連偏斜。在設(shè)備上電時(shí)，去斜初始化或校準(zhǔn)會自動進(jìn)行，也可在設(shè)備上電后通過向DESKEW引腳施加持續(xù)時(shí)間大于四個(gè)時(shí)鐘周期的脈沖來重新啟動校準(zhǔn)。校準(zhǔn)需要4096個(gè)時(shí)鐘周期完成，在此期間不采樣RxIN數(shù)據(jù)，數(shù)據(jù)輸出為低電平。

掉電功能

芯片提供掉電功能，當(dāng)PD引腳置低時(shí)，通過電源引腳的電流消耗最小化，PLL關(guān)閉，接收器輸出被強(qiáng)制為低電平。正常工作時(shí)，PD引腳需連接到2.5V至Vcc的輸入電平。

應(yīng)用要點(diǎn)與配置

系統(tǒng)配置

DS90CR486芯片組通常用于點(diǎn)對點(diǎn)配置，也可驅(qū)動多個(gè)接收器負(fù)載，但需滿足一定限制。只有終端接收器應(yīng)在差分對上提供終端電阻，其他接收器不能對信號造成負(fù)載，因此從線路到接收器輸入的分支長度必須保持很短。

電纜終端

為了確保芯片正常工作，需要使用終端電阻，其阻值應(yīng)等于所驅(qū)動介質(zhì)的差分阻抗，通常在90至132歐姆之間，100歐姆是標(biāo)準(zhǔn)100歐姆雙絞線電纜常用的典型值。終端電阻應(yīng)盡可能靠近接收器輸入放置，以減少分支長度。

背板應(yīng)用配置

在背板應(yīng)用中，若差分線路阻抗為100Ω，可通過走線布局控制差分線路對之間的偏斜。此時(shí)，發(fā)射器DS90CR485的“DS_OPT”引腳可置高。對于PCB距離較短的背板應(yīng)用，通常不需要發(fā)射器的預(yù)加重功能，“PRE”引腳可留空。

電源旁路

電源引腳必須使用旁路電容，不同引腳為電路的不同部分供電，因此除特定引腳外，所有電源引腳附近都應(yīng)放置電容。建議使用高頻陶瓷電容（推薦表面貼裝），靠近每個(gè)電源引腳放置0.1μF電容，如有空間，可并聯(lián)0.01μF電容。此外，在PLLVCC引腳和LVDSVCC引腳附近推薦使用4.7至10μF的大容量電容。

LVDS互連指南

在LVDS互連中，應(yīng)使用100Ω耦合差分對，遵循S/2S/3S間距規(guī)則，盡量減少過孔數(shù)量，在高于500Mbps的線速度下使用差分連接器，保持走線平衡，最小化對內(nèi)和對間的偏斜，并盡可能靠近接收器輸入進(jìn)行終端匹配。

不同配置下的去斜操作

DS90CR486在不同配置下的去斜操作有所不同，具體如下：

配置1

DS90CR481/483和DS90CR484在DC平衡開啟（BAL = High，33MHz至80MHz）時(shí)，發(fā)射器DS90CR481/483的DS_OPT引腳需至少施加四個(gè)時(shí)鐘周期的低電平，接收器DS90CR484的“DESKEW”引腳需置高。

配置2

DS90CR481/483和DS90CR486在DC平衡開啟（BAL = High，CON1 = High，66MHz至112MHz）時(shí)，發(fā)射器DS90CR481/483的DS_OPT引腳在上電時(shí)可置高或置低，其輸入周期必須至少為20ms（TX和RX PLL鎖定時(shí)間）加上4096個(gè)時(shí)鐘周期，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

配置3

DS90CR481/483和DS90CR486在DC平衡關(guān)閉（BAL = Low，CON1 = High，66MHz至112MHz）時(shí)，發(fā)射器DS90CR481/483的DS_OPT引腳輸入被忽略，上電時(shí)需向發(fā)射器施加數(shù)據(jù)和時(shí)鐘，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

配置4

DS90CR485和DS90CR484在DC平衡開啟（BAL = High，66MHz至80MHz）時(shí)，發(fā)射器DS90CR485的DS_OPT引腳需至少施加四個(gè)時(shí)鐘周期的低電平，接收器DS90CR484的“DESKEW”引腳需置高。

配置5

DS90CR485和DS90CR486在DC平衡開啟（BAL = High，CON1 = High，66MHz至133MHz）時(shí)，發(fā)射器DS90CR485的DS_OPT引腳在上電時(shí)可置高或置低，其輸入周期必須至少為20ms（TX和RX PLL鎖定時(shí)間）加上4096個(gè)時(shí)鐘周期，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

配置6

DS90CR485和DS90CR486在DC平衡關(guān)閉（BAL = Low，CON1 = High，66MHz至133MHz）時(shí)，發(fā)射器DS90CR485的DS_OPT引腳輸入被忽略，上電時(shí)需向發(fā)射器施加數(shù)據(jù)和時(shí)鐘，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

總結(jié)

DS90CR486憑借其高吞吐量、低功耗、電纜優(yōu)化等特性，在高速數(shù)據(jù)傳輸領(lǐng)域具有廣泛的應(yīng)用前景。電子工程師們在設(shè)計(jì)過程中，需充分了解其電氣參數(shù)、工作模式和應(yīng)用要點(diǎn)，根據(jù)具體的應(yīng)用場景進(jìn)行合理配置，以確保系統(tǒng)的穩(wěn)定運(yùn)行和高性能表現(xiàn)。希望本文能為大家在DS90CR486的設(shè)計(jì)應(yīng)用中提供有價(jià)值的參考。

你在使用DS90CR486的過程中遇到過哪些挑戰(zhàn)？又是如何解決的呢？歡迎在評論區(qū)分享你的經(jīng)驗(yàn)和見解。