探索DS90CR481/DS90CR482：高速數(shù)據(jù)傳輸?shù)睦硐虢鉀Q方案

在電子工程師的日常工作中，高速數(shù)據(jù)傳輸一直是一個關(guān)鍵且具有挑戰(zhàn)性的領(lǐng)域。今天，我們將深入探討德州儀器（TI）推出的DS90CR481和DS90CR482這兩款芯片，它們組成的48位LVDS通道鏈路SER/DES（串行器/解串器），為高速數(shù)據(jù)傳輸提供了出色的解決方案。

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芯片概述

1. 基本信息

DS90CR481和DS90CR482是一對用于高速數(shù)據(jù)傳輸?shù)男酒С?5 - 112 MHz的輸入時鐘。它們能夠?qū)?8位的CMOS/TTL數(shù)據(jù)轉(zhuǎn)換為LVDS（低電壓差分信號）數(shù)據(jù)進(jìn)行傳輸，然后在接收端再將LVDS數(shù)據(jù)轉(zhuǎn)換回48位的LVCMOS/TTL數(shù)據(jù)。

2. 主要特性

• 高帶寬：支持高達(dá)112 MHz的時鐘頻率，在66 MHz時鐘下可實現(xiàn)3.168 Gbits/sec的帶寬，在112 MHz時鐘下可達(dá)到5.376 Gbits/sec的帶寬。
• 減少電纜和連接器尺寸：通過將48位數(shù)據(jù)復(fù)用為8路LVDS數(shù)據(jù)和1路時鐘信號傳輸，大大減少了電纜的尺寸和連接器的數(shù)量，最多可減少80%的電纜寬度，從而降低了系統(tǒng)成本和連接器的物理尺寸和成本。
• 增強的傳輸性能：采用預(yù)加重技術(shù)減少電纜負(fù)載效應(yīng)，可選的直流平衡編碼減少符號間干擾（ISI），并且具備電纜去斜功能，可校正高達(dá)±1 LVDS數(shù)據(jù)位時間的電纜斜移（時鐘速率高達(dá)80 MHz）。
• 低電壓操作：采用+3.3V電源電壓，并且TXIN和控制輸入引腳具有5V容限。
• 抗抖動能力：發(fā)射器能夠拒絕周期到周期的抖動，符合ANSI/TIA/EIA - 644 - 1995 LVDS標(biāo)準(zhǔn)。

技術(shù)參數(shù)細(xì)節(jié)

1. 絕對最大額定值

2. 推薦工作條件

3. 電氣特性

芯片的電氣特性涵蓋了CMOS/TTL直流規(guī)格、LVDS驅(qū)動器直流規(guī)格、LVDS接收器直流規(guī)格、發(fā)射器和接收器的電源電流等多個方面。例如，在CMOS/TTL直流規(guī)格中，高電平輸入電壓（VIH）最小值為2.0V，低電平輸入電壓（VIL）最大值為0.8V；在LVDS驅(qū)動器直流規(guī)格中，差分輸出電壓（IVool）典型值為250 - 345mV，最大值為450mV。

4. 開關(guān)特性

包括發(fā)射器和接收器的各種開關(guān)特性參數(shù)，如LVDS信號的高低電平轉(zhuǎn)換時間、發(fā)射器和接收器的傳播延遲、相位鎖定環(huán)設(shè)置時間、電源關(guān)閉延遲等。這些參數(shù)對于確保數(shù)據(jù)的準(zhǔn)確傳輸和系統(tǒng)的穩(wěn)定性至關(guān)重要。

新特性解析

1. 預(yù)加重（Pre - emphasis）

預(yù)加重功能通過在LVDS邏輯轉(zhuǎn)換期間增加額外的電流來減少電纜負(fù)載效應(yīng)。預(yù)加重的強度可以通過在“PRE”引腳施加從0.75V到Vcc的直流電壓來設(shè)置。不同的電阻值（Rpre）可以實現(xiàn)不同的預(yù)加重電壓和效果，例如，當(dāng)Rpre為1MΩ或不連接時，PRE電壓為0.75V，為標(biāo)準(zhǔn)LVDS；當(dāng)Rpre為100Ω時，PRE電壓為Vcc，實現(xiàn)100%預(yù)加重。需要注意的是，設(shè)置適當(dāng)?shù)念A(yù)加重量很重要，過多的預(yù)加重會產(chǎn)生過多的噪聲并增加功耗，對于長度小于2米的電纜通常不需要預(yù)加重。

2. 直流平衡（DC Balance）

在每個LVDS數(shù)據(jù)信號線上，除了數(shù)據(jù)信息外，每個周期還會傳輸一個額外的直流平衡位（DCBAL）。該位的目的是最小化信號線上的短期和長期直流偏置，通過選擇性地發(fā)送未修改或反轉(zhuǎn)的數(shù)據(jù)來實現(xiàn)。直流平衡模式通過將發(fā)射器上的BAL引腳拉高來設(shè)置，對于長度通常大于5米的長電纜應(yīng)用非常有用。

3. 去斜（Deskew）

去斜功能僅在直流平衡模式下（DS90CR481上的BAL = high）支持。當(dāng)接收器上的“DESKEW”引腳設(shè)置為高電平時，可以校正獨立差分對之間信號到達(dá)理想選通位置的最大±1 LVDS數(shù)據(jù)位時間的斜移。在進(jìn)行去斜操作時，發(fā)射器上的“DS_OPT”引腳必須至少在四個時鐘周期內(nèi)施加低電平。此外，去斜功能只能在時鐘速率高達(dá)80 MHz時工作，并且在接收器處于去斜模式時，所有接收器輸出都將設(shè)置為低電平，但接收器時鐘輸出仍然活躍并切換。

應(yīng)用與配置建議

1. 應(yīng)用場景

DS90CR481/DS90CR482芯片組適用于需要高速數(shù)據(jù)傳輸和解決EMI（電磁干擾）及電纜尺寸問題的應(yīng)用，如寬、高速TTL接口。它們可以用于長距離數(shù)據(jù)傳輸，通過預(yù)加重、直流平衡和去斜等功能，能夠驅(qū)動長度超過5米的電纜。

2. 配置建議

• 電源旁路：在電源引腳使用旁路電容，建議使用高頻陶瓷（推薦表面貼裝）0.1μF電容靠近每個電源引腳，如有空間可并聯(lián)一個0.01μF電容，并且在印刷電路板上分散放置額外的電容以提高去耦效果。
• 輸入信號質(zhì)量：輸入信號質(zhì)量必須符合數(shù)據(jù)手冊的要求，避免過沖和欠沖超過絕對最大規(guī)格。如果主機設(shè)備和發(fā)射器之間的線路較長且表現(xiàn)為傳輸線，則應(yīng)采用終端匹配。如果發(fā)射器由具有可編程驅(qū)動強度的設(shè)備驅(qū)動，建議將數(shù)據(jù)輸入設(shè)置為弱設(shè)置，以防止傳輸線效應(yīng)，而時鐘信號通常設(shè)置較高以提供干凈的低抖動邊緣。
• 未使用的LVDS輸出：未使用的LVDS輸出通道應(yīng)在發(fā)射器輸出引腳處用100Ω電阻進(jìn)行終端匹配。
• LVDS互連：遵循LVDS互連指南，如使用100Ω耦合差分對，采用S/2S/3S規(guī)則進(jìn)行布線，盡量減少過孔數(shù)量，使用差分連接器（當(dāng)線速度高于500Mbps時），保持走線平衡，最小化對內(nèi)和對間的斜移，并盡可能靠近接收器輸入進(jìn)行終端匹配。
• 接收器輸出驅(qū)動強度：DS90CR482輸出指定負(fù)載為8pF，$V{OH}$和$V{OL}$在±2mA下測試，僅適用于1個或可能2個負(fù)載。如果需要高扇出或長傳輸線驅(qū)動能力，建議對接收器輸出進(jìn)行緩沖。

總結(jié)

DS90CR481和DS90CR482芯片組通過其高帶寬、減少電纜尺寸、增強的傳輸性能等特性，為電子工程師在高速數(shù)據(jù)傳輸領(lǐng)域提供了一個強大而可靠的解決方案。通過合理配置和應(yīng)用其新特性，如預(yù)加重、直流平衡和去斜功能，可以有效地解決長距離數(shù)據(jù)傳輸中的各種問題。在實際設(shè)計中，我們需要根據(jù)具體的應(yīng)用需求和系統(tǒng)要求，仔細(xì)考慮芯片的各項參數(shù)和配置建議，以確保系統(tǒng)的穩(wěn)定性和性能。你在使用類似芯片時遇到過哪些問題呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。