文章來源：EETOP

原文作者：EETOP編譯整理

本文主要講述MIT顛覆芯片堆疊挑戰(zhàn)。

低溫后端工藝晶體管與存儲(chǔ)元件：破解AI負(fù)載數(shù)據(jù)遷移能耗難題

近期發(fā)現(xiàn)，通過在傳統(tǒng)CMOS芯片的后端工藝（BEOL）層添加額外的有源器件層，可將原本僅用于布線的區(qū)域改造為兼具邏輯晶體管與存儲(chǔ)功能的垂直堆疊結(jié)構(gòu)。

這一創(chuàng)新技術(shù)通過在芯片后端堆疊多個(gè)有源組件，大幅提升了能量利用效率。相關(guān)研究成果以兩篇論文的形式在IEEE國(guó)際電子器件會(huì)議（IEDM）上發(fā)布，分別聚焦于BEOL氧化銦晶體管和BEOL納米級(jí)鐵電存儲(chǔ)器件的研發(fā)與應(yīng)用。

超越晶體管本身的核心瓶頸

數(shù)據(jù)中心與邊緣設(shè)備的功耗預(yù)算中，始終存在著一種架構(gòu)層面的固有損耗。由于邏輯單元與存儲(chǔ)單元通常是相互獨(dú)立的結(jié)構(gòu)，任何依賴存儲(chǔ)狀態(tài)的計(jì)算步驟都必須迫使數(shù)據(jù)穿越互連線路和封裝邊界。

這種數(shù)據(jù)遷移過程既消耗能量又占用時(shí)間，而在深度學(xué)習(xí)、計(jì)算機(jī)視覺等數(shù)據(jù)密集型工作負(fù)載中，該問題帶來的性能損耗更為顯著。MIT團(tuán)隊(duì)將研究目標(biāo)定為：通過在緊湊的垂直堆疊結(jié)構(gòu)中實(shí)現(xiàn)功能元件的高密度集成，縮短數(shù)據(jù)傳輸路徑，從而降低遷移損耗。

3D堆疊技術(shù)并非全新概念，但在已完成的邏輯層上方進(jìn)行單片堆疊時(shí)，溫度限制成為關(guān)鍵制約因素。標(biāo)準(zhǔn)硅基器件制造過程中所需的高溫環(huán)境，極易損壞已制備的晶體管和金屬層。MIT團(tuán)隊(duì)的核心創(chuàng)新在于避開了"前端"高溫制備硅基器件的傳統(tǒng)思路，轉(zhuǎn)而在芯片后端——即傳統(tǒng)上用于布線和金屬鍵合的區(qū)域——添加有源層。

這一"反向布局"策略的關(guān)鍵價(jià)值在于：無需讓底層CMOS電路承受額外的前端高溫工藝，即可將BEOL層轉(zhuǎn)化為額外的器件承載區(qū)域；同時(shí)大幅縮短了計(jì)算單元、嵌入式存儲(chǔ)與互連線路之間的物理距離，解決了傳統(tǒng)布局中數(shù)據(jù)傳輸路徑過長(zhǎng)導(dǎo)致的能耗浪費(fèi)問題。

垂直集成的BEOL堆疊架構(gòu)

MIT提出的架構(gòu)方案是在現(xiàn)有電路的后端工藝層上制備垂直集成器件堆疊，在已完成的CMOS電路上方形成新增的有源晶體管層和存儲(chǔ)元件。該堆疊結(jié)構(gòu)的核心使能器件是采用非晶氧化銦溝道層的BEOL晶體管。研究團(tuán)隊(duì)表示，得益于氧化銦的材料特性，他們能夠在約150℃的低溫環(huán)境下生長(zhǎng)出極薄的功能層，這一溫度足以避免對(duì)下方已有電路造成損傷。

圖1：BEOL PEALD氧化銦溝道場(chǎng)效應(yīng)晶體管（FET）示意圖

制造過程中的核心挑戰(zhàn)在于材料控制。根據(jù)工藝描述，該氧化銦薄膜的厚度僅約2納米，其性能表現(xiàn)高度依賴于缺陷管理。氧空位有助于提升溝道導(dǎo)電性，但過量的氧空位會(huì)破壞器件的開關(guān)特性。研究團(tuán)隊(duì)通過優(yōu)化制造工藝，將缺陷密度控制在極低水平，使器件能夠?qū)崿F(xiàn)"快速、潔凈"的開關(guān)操作，從而降低了晶體管開關(guān)過程中的額外能耗。

除了邏輯型BEOL器件，研究團(tuán)隊(duì)還通過集成鉿鋯氧化物（HZO）鐵電層，開發(fā)出兼具存儲(chǔ)功能的BEOL晶體管。選擇鉿基鐵電材料是基于實(shí)際應(yīng)用考量——鉿氧化物基鐵電材料已在CMOS兼容存儲(chǔ)與計(jì)算領(lǐng)域展現(xiàn)出巨大潛力。據(jù)報(bào)道，該類器件的尺寸達(dá)到20納米級(jí)別，開關(guān)速度可達(dá)10納秒（已接近測(cè)試設(shè)備的測(cè)量極限），且工作電壓低于同類型傳統(tǒng)器件。

圖2：BEOL鐵電場(chǎng)效應(yīng)晶體管（FE-FET）結(jié)構(gòu)示意圖

值得關(guān)注的是，該成果并非單一器件演示，而是可擴(kuò)展的堆疊平臺(tái)技術(shù)。其中一篇論文聚焦于增強(qiáng)型BEOL氧化銦FET的制備與建模，另一篇?jiǎng)t針對(duì)BEOL納米級(jí)鐵電場(chǎng)效應(yīng)晶體管的鐵電開關(guān)動(dòng)力學(xué)特性展開研究。MIT同時(shí)提及與滑鐵盧大學(xué)在性能建模方面的合作——這一步驟對(duì)于技術(shù)從孤立器件向電路級(jí)集成的轉(zhuǎn)化至關(guān)重要。

潛在應(yīng)用場(chǎng)景

MIT的這項(xiàng)研究并非旨在用氧化物電子器件替代先進(jìn)制程硅基芯片，而是通過在現(xiàn)有芯片的布線區(qū)域添加新的功能層，實(shí)現(xiàn)垂直集成，從而降低數(shù)據(jù)密集型計(jì)算的能耗成本。最直接的受益場(chǎng)景包括AI推理、深度學(xué)習(xí)以及需要反復(fù)傳輸激活值和權(quán)重的視覺處理任務(wù)等存儲(chǔ)訪問密集型工作負(fù)載。

該技術(shù)還具備架構(gòu)層面的創(chuàng)新價(jià)值：BEOL層中兼具存儲(chǔ)功能的晶體管能夠?yàn)閮?nèi)存內(nèi)計(jì)算和近內(nèi)存計(jì)算方案提供存儲(chǔ)與計(jì)算的緊密耦合。特別是鐵電器件，其在高密度非易失性存儲(chǔ)以及支持神經(jīng)形態(tài)計(jì)算的模擬或多電平操作方面已被廣泛研究。MIT強(qiáng)調(diào)，將鐵電存儲(chǔ)晶體管縮小至納米尺度，為研究單個(gè)鐵電單元的物理特性提供了理想平臺(tái)，這一基礎(chǔ)研究成果有望影響未來存儲(chǔ)與計(jì)算原語的設(shè)計(jì)思路。

從短期來看，該研究是工具與材料領(lǐng)域的重要里程碑——它提供了一條低溫、缺陷可控的技術(shù)路徑，能夠在已完成的芯片后端集成有源晶體管和存儲(chǔ)元件，且不損傷現(xiàn)有電路。MIT透露，下一步的研究方向?qū)⑹菍EOL存儲(chǔ)晶體管集成到單一電路中，在提升器件性能的同時(shí)，進(jìn)一步優(yōu)化對(duì)鐵電層特性的控制。