2.5D封裝關(guān)鍵技術(shù)的研究進(jìn)展

馬千里 馬永輝 鐘誠(chéng) 李曉 廉重 劉志權(quán)

（哈爾濱工程大學(xué)煙臺(tái)研究院 深圳先進(jìn)電子材料國(guó)際創(chuàng)新研究院 中國(guó)科學(xué)院深圳先進(jìn)技術(shù)研究院 南方科技大學(xué)半導(dǎo)體學(xué)院 （國(guó)家卓越工程師學(xué)院））

摘要：

隨著摩爾定律指引下的晶體管微縮逼近物理極限，先進(jìn)封裝技術(shù)通過(guò)系統(tǒng)微型化與異構(gòu)集成，成為突破芯片性能瓶頸的關(guān)鍵路徑。作為先進(jìn)封裝的核心分支，2.5D封裝通過(guò)硅/玻璃中介層 實(shí)現(xiàn)高密度互連與多芯片異構(gòu)集成，兼具高帶寬、低延遲和小型化優(yōu)勢(shì)，廣泛應(yīng)用于人工智能、高性能計(jì)算及移動(dòng)電子領(lǐng)域。系統(tǒng)闡述了2.5D封裝的核心結(jié)構(gòu) （如CoWoS、EMIB和I-Cube）及其技術(shù)特征，重點(diǎn)剖析了Chiplet模塊化設(shè)計(jì)、硅通孔 （TSV） 工藝優(yōu)化、微凸點(diǎn)可靠性提升、銅-銅直接鍵合界面工程以及再布線(xiàn)層多物理場(chǎng)協(xié)同設(shè)計(jì)等關(guān)鍵技術(shù)的最新進(jìn)展。未來(lái)研究需聚焦低成本玻璃基板、原子層沉積技術(shù)抑制界面氧化以及多物理場(chǎng)協(xié)同設(shè)計(jì)等方面，以突破良率和散熱瓶頸，推動(dòng)2.5D封裝在后摩爾時(shí)代高算力場(chǎng)景中的廣泛應(yīng)用。

0引言

封裝是集成電路產(chǎn)業(yè)發(fā)展的支柱之一，是芯片實(shí) 用化進(jìn)程的起點(diǎn)，連通芯片內(nèi)部世界與外部系統(tǒng)。三星、蘋(píng)果分別于2022年、2023年發(fā)布了3 nm制程芯片，半導(dǎo)體工藝節(jié)點(diǎn)已進(jìn)入到3 nm/2 nm制程，晶體管特征尺度逐步逼近物理極限。半導(dǎo)體芯片的工藝難度與制造成本逐漸增大，半導(dǎo)體行業(yè)逐漸進(jìn)入后摩爾時(shí)代。在技術(shù)發(fā)展方向上，封裝技術(shù)從傳統(tǒng)平面封裝（如 引線(xiàn)鍵合和BGA）向高密度、多維互連的先進(jìn)封裝發(fā)展：傳統(tǒng)封裝以單芯片集成和低互連密度為特征，依 賴(lài)成熟工藝但性能受限；3D封裝通過(guò)垂直堆疊芯片與 硅通孔（TSV）實(shí)現(xiàn)超高密度集成，卻面臨熱耗散復(fù)雜與成本激增的挑戰(zhàn)；2.5D封裝則通過(guò)硅/玻璃中介層在平面內(nèi)集成多芯片，結(jié)合TSV與微凸點(diǎn)技術(shù)，兼顧高密度互連、異構(gòu)集成等優(yōu)勢(shì)。

近年來(lái)，虛擬現(xiàn)實(shí)、人工智能等新興領(lǐng)域不斷發(fā)展，對(duì)高性能計(jì)算的需求不斷增加，2.5D封裝可提供更高的帶寬和更低的延遲以滿(mǎn)足這些領(lǐng)域的要求，移動(dòng)設(shè)備和可穿戴設(shè)備的普及推動(dòng)了對(duì)小型化和輕量化封裝的需求，2.5D封裝通過(guò)在有限空間內(nèi)集成更多功能，適應(yīng)了市場(chǎng)對(duì)小型化產(chǎn)品的期望。未來(lái)，隨著技術(shù)的不斷發(fā)展，2.5D封裝將面臨更高集成度的需求，可能與逐步成熟的3D封裝技術(shù)并存，以滿(mǎn)足不同應(yīng)用場(chǎng)景的要求。同時(shí)，可持續(xù)發(fā)展理念也將推動(dòng)2.5D封裝技術(shù)朝著更環(huán)保的方向發(fā)展。2.5D封裝技術(shù)在現(xiàn)有市場(chǎng)中展現(xiàn)出強(qiáng)大的需求驅(qū)動(dòng)力，未來(lái)應(yīng)用前景廣闊。因此，采用2.5D先進(jìn)電子封裝技術(shù)是延續(xù)摩爾定律的關(guān)鍵途徑。本文聚焦2.5D先進(jìn)封裝技術(shù)的研究進(jìn)展，深入探討了2.5D封裝的常見(jiàn)結(jié)構(gòu)與最新研究進(jìn)展。

1 2.5D封裝基本結(jié)構(gòu)

2.5D封裝是在芯片之間通過(guò)額外中介層實(shí)現(xiàn)高 密度互連的先進(jìn)封裝技術(shù)，具有多芯片集成及高密度 的特點(diǎn)，其單層邏輯半導(dǎo)體和多層存儲(chǔ)器半導(dǎo)體集成 在一個(gè)基底上。隨著晶體管密度的飽和，2.5D封裝在 高密度電路板中應(yīng)用日益增加?，F(xiàn)有2.5D封裝中介 層結(jié)構(gòu)可分為再布線(xiàn)層（RDL）、嵌入式互連橋、硅中介層、玻璃中介層、陶瓷中介層等。2.5D封裝可實(shí)現(xiàn)異構(gòu)集成（HI）及高帶寬芯片間通信。異構(gòu)集成主要指將多個(gè)采用不同工藝節(jié)點(diǎn)、不同功能、不同制造商制造的芯片組件封裝到一個(gè)封裝體內(nèi)部，以增強(qiáng)功能性和提高性能。圖1是一種典型異構(gòu)集成2.5D封裝結(jié)構(gòu)。

1.1 CoWoS

CoWoS是最典型的2.5D封裝結(jié)構(gòu)，最早由臺(tái)積 電提出。該技術(shù)首先通過(guò)CoW封裝工藝將芯片連接 至硅晶圓，然后將CoW芯片與基板連接，最終整合成CoWoS。CoWoS技術(shù)進(jìn)一步演化為多種形式，包括CoWoS-S（以硅作為中介層）、CoWoS-R（以RDL作為 中介層）和CoWoS-L（由芯粒和RDL構(gòu)成的硅橋作為 中介層），CoWoS 3種典型結(jié)構(gòu)如圖2所示。CoWoS的 優(yōu)勢(shì)在于能夠在較大的轉(zhuǎn)接板上布置多種規(guī)格的芯片，從而實(shí)現(xiàn)異構(gòu)集成。例如，超威半導(dǎo)體公司（AMD） 在2015年的Fiji GPU模塊中采用了CoWoS技術(shù)，在轉(zhuǎn)接板上集成了4塊高帶寬存儲(chǔ)器（HBM）和1塊圖 像處理器。

近年來(lái)，人工智能成為熱門(mén)話(huà)題，CoWoS封裝被認(rèn)為是創(chuàng)建人工智能計(jì)算所需硬件的重要組成部分。 以英偉達(dá)為例，英偉達(dá)幾乎所有先進(jìn)AI芯片都是臺(tái) 積電制造的，特別是大型AI芯片，全部采用臺(tái)積電的CoWoS封裝技術(shù)。CoWoS技術(shù)已成為人工智能主流 路線(xiàn)，人工智能的發(fā)展也刺激著對(duì)CoWoS封裝的需 求。截至目前，英偉達(dá)、谷歌、賽靈思、AMD等公司已在各自產(chǎn)品中廣泛使用CoWoS技術(shù)。

1.2 EMIB

入式多芯片互連橋（EMIB） 是另一種典型的2.5D封裝，由英特爾（Intel）提出。EMIB不使用其他方法常見(jiàn)的大型硅中介層，而是采用具有多個(gè)布線(xiàn)層的 小型橋接芯片。作為首個(gè)2.5D嵌入式橋接解決方案，EMIB技術(shù)引領(lǐng)了行業(yè)的發(fā)展。與CoWoS相比，EMIB技術(shù)的主要優(yōu)勢(shì)在于避免了轉(zhuǎn)接板所帶來(lái)的生產(chǎn)費(fèi) 用、工藝限制和尺寸約束的問(wèn)題。從硅橋的設(shè)計(jì)角 度來(lái)看，通常其尺寸在2~8 mm，而芯片的厚度則低于75 μm，以確保與基板工藝的匹配，并實(shí)現(xiàn)高精度的布 線(xiàn)和對(duì)準(zhǔn)。目前，Intel專(zhuān)注于開(kāi)發(fā)4層布線(xiàn)結(jié)構(gòu)，以滿(mǎn)足大多數(shù)I/O需求。盡管硅橋上的金屬布線(xiàn)線(xiàn)間距已 穩(wěn)定達(dá)到2 μm，進(jìn)一步細(xì)化也是可行的，因?yàn)檫@些金屬布線(xiàn)是在成熟的硅后端工藝中制造的，但隨著布線(xiàn)寬度的減小，線(xiàn)電阻會(huì)顯著增加，線(xiàn)間電容也會(huì)發(fā)生 變化，這對(duì)信號(hào)完整性提出了更高的挑戰(zhàn)。因此，在進(jìn)行硅橋走線(xiàn)設(shè)計(jì)時(shí)，需要進(jìn)行詳細(xì)的架構(gòu)設(shè)計(jì)和模擬，以確保最終產(chǎn)品的性能。此外，介電層材料的介電常數(shù)和高頻損耗也會(huì)對(duì)布線(xiàn)效果產(chǎn)生影響。因此，硅橋的設(shè)計(jì)工作完全不同于傳統(tǒng)硅芯片的設(shè)計(jì)，面臨很大挑戰(zhàn)，需要具備材料、封裝、工藝和信號(hào)完整性知識(shí)的資深工程師共同合作。目前Ansys正與英特爾代工合作，進(jìn)行EMIB技術(shù)在熱、電源和機(jī)械可靠性方面的驗(yàn)證，涉及先進(jìn)制程節(jié)點(diǎn)和多種異構(gòu)封裝平臺(tái)；Cadence已發(fā)布適用于Intel 18A的完整EMIB 2.5D封裝流程及設(shè)計(jì)IP；Siemens宣布將向英特爾代工客 戶(hù)提供EMIB參考流程，并推出針對(duì)Intel 16、3和18A節(jié)點(diǎn)的Solido模擬套件驗(yàn)證；Synopsys為英特爾代工 的EMIB先進(jìn)封裝技術(shù)提供AI驅(qū)動(dòng)的多芯片參考流程，以加速多芯片產(chǎn)品的設(shè)計(jì)與開(kāi)發(fā)。EMIB結(jié)構(gòu)如圖3所示。

1.3 I-Cube

I-Cube是三星半導(dǎo)體推出的一種2.5D封裝技術(shù)， 通過(guò)在硅中介層上水平放置多個(gè)邏輯裸片（如CPU、GPU）和HBM裸片實(shí)現(xiàn)異構(gòu)集成，使多個(gè)裸片在一個(gè) 封裝中像單個(gè)芯片一樣協(xié)同工作，I-Cube的典型結(jié)構(gòu) 如 圖4所 示 。 三 星 分 別 于2018、2021年 發(fā) 布 了I-Cube2、I-Cube4，I-Cube4繼承了I-Cube2的技術(shù)，集成了4個(gè)HBM和1個(gè)邏輯裸片，旨在滿(mǎn)足高性能計(jì)算、人工智能、5G和云計(jì)算等領(lǐng)域的需求。三星通過(guò)優(yōu)化材料和厚度來(lái)控制中介層的翹曲和熱膨脹，并開(kāi)發(fā)了無(wú)模具結(jié)構(gòu)以提高生產(chǎn)效率和產(chǎn)品良率。百度昆侖處理器采用三星I-Cube2技術(shù)進(jìn)行封裝，具有數(shù)千個(gè)內(nèi)核，可提供高達(dá)512 GB/s的內(nèi)存帶寬，可容納2個(gè)第二代高帶寬內(nèi)存（HBM2），封裝內(nèi)存總計(jì)16 GB。三 星正在研發(fā)更高版本的I-Cube6，以幫助百度等客戶(hù)更有效地設(shè)計(jì)產(chǎn)品。

2 2.5D封裝關(guān)鍵技術(shù)

通孔、微凸點(diǎn)與銅-銅直接鍵合、再布線(xiàn)層等。這些技術(shù)的結(jié)合使得不同功能模塊可以在同一封裝中高效協(xié)同工作，從而實(shí)現(xiàn)更高的集成度和更優(yōu)的性能。 芯粒技術(shù)允許設(shè)計(jì)者將復(fù)雜的系統(tǒng)分解為多個(gè)小型 化的功能單元，便于靈活組合和升級(jí)。硅中介層/橋接技術(shù)則提供了高帶寬的互連解決方案，確保各個(gè)芯片 之間的快速數(shù)據(jù)傳輸。此外，通孔和微凸點(diǎn)技術(shù)的應(yīng)用進(jìn)一步提升了封裝的電氣性能和熱管理能力。再布線(xiàn)層的設(shè)計(jì)則為信號(hào)的優(yōu)化傳輸提供了更多的靈活性，能夠有效減少信號(hào)延遲和干擾。這些關(guān)鍵技術(shù)的進(jìn)步不僅推動(dòng)了半導(dǎo)體行業(yè)的發(fā)展，也為高性能計(jì) 算、人工智能和物聯(lián)網(wǎng)等領(lǐng)域的應(yīng)用提供了強(qiáng)有力的支持。

2.1芯粒

芯粒又稱(chēng)“小芯片”，它是一類(lèi)滿(mǎn)足特定功能的裸芯片，通過(guò)內(nèi)部互連技術(shù)實(shí)現(xiàn)多個(gè)模塊芯片與底層基礎(chǔ)芯片共同封裝，形成一個(gè)系統(tǒng)芯片。芯粒技術(shù)將原本設(shè)計(jì)復(fù)雜的一塊芯片，按照不同的計(jì)算單元或功能單元進(jìn)行分解，每個(gè)單元選擇最適合的半導(dǎo)體制程工 藝分別制造，通過(guò)先進(jìn)封裝技術(shù)將各個(gè)單元彼此互連，最終集成封裝為一個(gè)系統(tǒng)級(jí)芯片組。圖5展示了一種Chiplet（XD-HPFO）的結(jié)構(gòu)與工藝。隨著芯片制程的演進(jìn)，由于設(shè)計(jì)實(shí)現(xiàn)難度越來(lái)越高，設(shè)計(jì)流程變得更加復(fù)雜，芯片全流程設(shè)計(jì)成本大幅增加，摩爾定律日趨放緩。在此背景下，芯粒技術(shù)被業(yè)界寄予厚望，或?qū)牧硪粋€(gè)維度延續(xù)摩爾定律。

采用芯粒技術(shù)通常具有以下4個(gè)優(yōu)勢(shì)：（1）模塊 化設(shè)計(jì)，芯片可以拆分為特定模塊，使單個(gè)芯片更小， 并選擇合適的工藝，從而提高良率，減輕制造工藝的 限制，降低成本；（2）靈活性高，芯?？勺鳛楣潭K在不同產(chǎn)品中復(fù)用，加快芯片迭代速度并提升可擴(kuò)展 性；（3）多核集成，芯粒能夠滿(mǎn)足高效能運(yùn)算處理器的需求；（4）成本效益，相較于采用更先進(jìn)的半導(dǎo)體工藝， 芯粒的綜合成本更低，收益更高。目前，芯粒技術(shù)在業(yè) 內(nèi)得到了廣泛關(guān)注，眾多知名公司如Intel、AMD和Marvell等積極布局相關(guān)技術(shù)，產(chǎn)業(yè)生態(tài)鏈也在不斷完善。2022年3月，Intel牽頭并聯(lián)合高通、ARM、臺(tái)積電、日月光、三星、微軟、谷歌云和Meta等9家公司， 共同制定了通用芯?；ミB技術(shù)（UCIe）標(biāo)準(zhǔn)，實(shí)現(xiàn)了互 連接口的統(tǒng)一，顯著提升了芯粒技術(shù)的生態(tài)環(huán)境。在中國(guó)，芯粒產(chǎn)業(yè)聯(lián)盟（CCLL）于2020年9月16日在西安成立，成員包括西安市政府、交叉信息核心技術(shù)研究院、芯動(dòng)科技和紫光存儲(chǔ)等單位。中國(guó)計(jì)算機(jī)互連 技術(shù)聯(lián)盟（CCITA）在工信部的支持下，也開(kāi)展了芯粒標(biāo)準(zhǔn)的制定工作，包括《小芯片接口總線(xiàn)技術(shù)要求》，由中科院計(jì)算所、工信部電子四院及多家國(guó)內(nèi)芯片廠(chǎng)商共同參與。

2.2硅中介層/橋接、通孔

硅中介層/橋接是插在IC芯片和PCB之間的微電路板，它通過(guò)作為中間層的布線(xiàn)來(lái)物理連接芯片和電路板，硅中介層的典型結(jié)構(gòu)如圖6所示。

通孔是對(duì)芯片表面進(jìn)行研磨，鉆出數(shù)百個(gè)微孔， 并將垂直穿透孔的電極連接到頂部和底部芯片中的 先進(jìn)封裝技術(shù)。根據(jù)中介層介質(zhì)的不同，通孔可分為 硅通孔、玻璃通孔（TGV）等。通孔技術(shù)讓連接線(xiàn)也可 在芯片中間，并不局限于芯片周?chē)箖?nèi)部連接路徑 更短，使芯片間的信號(hào)傳輸通道更多、速度更快、效能 更佳，同時(shí)可達(dá)到高密度封裝，并可應(yīng)用于異質(zhì)集成芯片堆疊。硅通孔結(jié)構(gòu)如圖7所示，硅通孔的一端通過(guò)芯片背面直接與焊盤(pán)連接，另一端通過(guò)預(yù)留區(qū)與后布線(xiàn)層相連。

目前TSV存在2方面難點(diǎn)。一是通孔制造與芯片減薄難。從晶圓的正面蝕刻貫通孔或孔洞至一定深度 后進(jìn)行絕緣處理，并沉積導(dǎo)電材料（通常為銅）以填充這些孔洞。在芯片制造完成后，從晶圓背面進(jìn)行腐蝕， 以暴露貫通孔和沉積在背面的金屬，從而實(shí)現(xiàn)TSV互 連。在整個(gè)TSV工藝中，減薄和通孔制作這2個(gè)步驟對(duì)TSV工藝質(zhì)量至關(guān)重要，因此需要持續(xù)進(jìn)行研究。 二是通孔的金屬化難。在當(dāng)前的通孔金屬化技術(shù)中， 主要使用銅作為金屬導(dǎo)體。在芯片制造過(guò)程中，金屬導(dǎo)體層通常采用物理氣相沉積法（PVD）進(jìn)行制備。然 而，與幾十納米的導(dǎo)線(xiàn)相比，若TSV也使用PVD進(jìn)行金屬化，將會(huì)耗費(fèi)大量時(shí)間，因此，TSV的金屬化通常采用電鍍的方法。硅基板由于本身的導(dǎo)電性較差，無(wú)法直接進(jìn)行電沉積，因此在進(jìn)行電鍍之前，首先需要 通過(guò)PVD沉積一層厚度為幾納米的電子層，以提高硅基板的導(dǎo)電性，隨后再進(jìn)行電鍍處理。

TSV技術(shù)通過(guò)在晶圓中形成垂直互連通道，實(shí)現(xiàn)了高性能和低能耗的結(jié)合。Amkor在TSV技術(shù)領(lǐng)域具有顯著的優(yōu)勢(shì)，特別是在2.5D封裝應(yīng)用中。Amkor開(kāi) 發(fā)了多種后端技術(shù)平臺(tái)，支持TSV晶圓成品的制造和加工，包括臨時(shí)晶圓承載系統(tǒng)、晶圓減薄、背面金屬化等工藝。特別是Amkor的中段制程（MEOL）工具和工藝，如化學(xué)機(jī)械拋光（CMP）和銅互連布線(xiàn)層的形成， 確保了TSV互連的高效性和可靠性。通過(guò)這些技術(shù)，Amkor在2.5D TSV封裝中扮演了關(guān)鍵角色，滿(mǎn)足了客戶(hù)對(duì)高性能封裝的需求。

玻璃具有優(yōu)異的絕熱性，可用類(lèi)似TSV鍍孔方式形成連接導(dǎo)孔，稱(chēng)之為T(mén)GV，其結(jié)構(gòu)如圖8所示，其 內(nèi)部填充的金屬（通常為銅）經(jīng)由中介層所鍍出的通 孔構(gòu)成芯片和基板之間的電連接，達(dá)到芯片間的電氣互連作用，可有效提高系統(tǒng)的整合度與效能。玻璃中介層是近年來(lái)的研究熱點(diǎn)，可用于射頻元器件、光電 集成、MEMS器件等三維封裝領(lǐng)域。玻璃材料具有以下特性：（1）熱穩(wěn)定性好；（2）由于CTE可調(diào)，可根據(jù)具體產(chǎn)品的需要選擇不同類(lèi)型的玻璃；（3）與硅相比，玻璃具有優(yōu)異的高頻電性能；（4）可形成高密度過(guò)孔和RDL；（5）玻璃為透明材料，便于加工過(guò)程中對(duì)其內(nèi)部結(jié)構(gòu)的檢查和光學(xué)互連。

2.3微凸點(diǎn)與銅-銅直接鍵合

微凸點(diǎn)具有尺寸小、信號(hào)傳輸速率高等優(yōu)勢(shì)。微凸點(diǎn)尺寸演變?nèi)鐖D9所示，隨著凸點(diǎn)尺寸的減小，體積 效應(yīng)導(dǎo)致物理化學(xué)反應(yīng)對(duì)其的影響更加顯著，包括化學(xué)反應(yīng)、金屬溶解、應(yīng)力遷移等，這些因素對(duì)凸點(diǎn)長(zhǎng)期 可靠性影響的研究將伴隨凸點(diǎn)尺寸的減小同步開(kāi)展。 現(xiàn)階段急需開(kāi)展相關(guān)的理論和試驗(yàn)研究，明確其對(duì)應(yīng)的失效機(jī)理，構(gòu)建正確合理的可靠性物理模型，這對(duì)推動(dòng)微凸點(diǎn)互連結(jié)構(gòu)可靠性評(píng)價(jià)技術(shù)的發(fā)展具有重大意義。

混合鍵合又稱(chēng)直接鍵合，是一種通過(guò)銅-銅金屬鍵合或二氧化硅-二氧化硅介質(zhì)層鍵合實(shí)現(xiàn)無(wú)凸點(diǎn)永久連接的芯片三維堆疊高密度互連技術(shù)。這項(xiàng)技術(shù)能 夠?qū)崿F(xiàn)極小間距的芯片焊盤(pán)互連，提供更高的互連密度、更簡(jiǎn)化的電路設(shè)計(jì)、更大的帶寬、更低的電容和功耗?；旌湘I合技術(shù)在芯片制造行業(yè)的領(lǐng)先者如臺(tái)積電等公司中得到了廣泛應(yīng)用，主要用于芯片的先進(jìn)封裝環(huán)節(jié)。這項(xiàng)技術(shù)適用于2.5D CoWoS封裝，是芯片先進(jìn)封裝中至關(guān)重要的技術(shù)之一?；旌湘I合結(jié)合了電氣連接和機(jī)械連接，顯著提升了芯片之間的互連密度、數(shù)據(jù)傳輸效率和整體能效。這項(xiàng)技術(shù)在AI芯片領(lǐng)域得到了廣泛應(yīng)用，例如英偉達(dá)的Hopper和Blackwell系 列AI GPU。

銅-銅直接鍵合作為微電子封裝和新型2.5D/3D集成的關(guān)鍵技術(shù)，逐漸取代傳統(tǒng)的基于焊料的凸點(diǎn)鍵合。與傳統(tǒng)鍵合相比，銅-銅直接鍵合工藝更為簡(jiǎn)單且具有成本效益。傳統(tǒng)焊料在高溫高濕環(huán)境下容易出現(xiàn) 界面氧化和熱疲勞失效，其電遷移壽命通常不足5×105h，限制了其在先進(jìn)封裝中的應(yīng)用。銅-銅直接鍵 合通過(guò)表面活化技術(shù)實(shí)現(xiàn)原子級(jí)連接，無(wú)須焊料，具有更低的界面電阻和更長(zhǎng)的電遷移壽命（>1×106h）， 同時(shí)顯著降低熱機(jī)械應(yīng)力（減少超過(guò)30%）。這種技術(shù)不僅提升了互連的可靠性，還為高密度、高性能的封裝（如2.5D/3D IC）提供了重要支持。因此，開(kāi)發(fā)銅-銅直接鍵合工藝、優(yōu)化界面氧化抑制方法（如原子層沉 積）以及提升鍵合良率，已成為推動(dòng)先進(jìn)封裝技術(shù)進(jìn)步的核心研究方向。

2.4再布線(xiàn)層

再布線(xiàn)層是在小型和大型電路板之間放置一個(gè)額外的金屬層以整合兩者的先進(jìn)封裝技術(shù)，因其生產(chǎn)率高、成本低、可靠性好、芯片間通信延遲低等特點(diǎn)廣受歡迎。再布線(xiàn)層起到XY平面電氣延伸及互連的作用，可以提升芯片功能密度，有效縮短互連長(zhǎng)度。臺(tái) 積電等公司產(chǎn)品均使用RDL，臺(tái)積電的RDL工藝支 持高密度互連，其RDL設(shè)計(jì)通常采用多層金屬結(jié)構(gòu)， 以適應(yīng)不同芯片的布局和互連需求，CoWoS-R所用RDL結(jié)構(gòu)如圖10所示。由于銅與硅的熱膨脹系數(shù)差距大，升溫過(guò)程中銅會(huì)脹出，銅布線(xiàn)層及鈍化層受到向外推力，鈍化層易開(kāi)裂，再布線(xiàn)層互連銅線(xiàn)的可靠 性對(duì)于評(píng)估斷裂風(fēng)險(xiǎn)非常重要。

半導(dǎo)體設(shè)備制造商Manz集團(tuán)針對(duì)RDL增層工藝搭配有機(jī)材料和玻璃基板的應(yīng)用，已向多家國(guó)際大 廠(chǎng)交付了300 mm、510 mm、600 mm及700 mm等不 同尺寸的板級(jí)封裝RDL量產(chǎn)線(xiàn)，涵蓋洗凈、顯影、蝕刻、剝膜、電鍍及自動(dòng)化設(shè)備，其RDL工藝流程如圖11所示。

3 2.5D封裝技術(shù)的最新研究成果

3.1硅中介層/橋接、通孔方面

ZHANG等采用深硅蝕刻、襯墊沉積等工藝制作硅通孔并對(duì)襯墊厚度進(jìn)行研究，利用硅中介層與硅通孔實(shí)現(xiàn)異構(gòu)2.5D集成 。ZHANG等 認(rèn) 為 ，TSI（Through Silicon Interposer）具有2.5D集成優(yōu)勢(shì)，但要將這項(xiàng)技術(shù)用于下一代半導(dǎo)體器件的大批量生產(chǎn) 需要克服制造成本、工藝可重復(fù)性、翹曲、熱量積累等問(wèn)題。NAM等研究了大尺寸2.5D基板上模塑中介層（MIoS）封裝的封裝翹曲和可靠性，使用能減 少組件間熱膨脹系數(shù)（CTE）不匹配的材料使結(jié)構(gòu)穩(wěn) 定，通過(guò)實(shí)驗(yàn)驗(yàn)證了各因素在室溫和高溫下對(duì)翹曲的影響。

3.2微凸點(diǎn)與熱、機(jī)械可靠性方面

LAN等進(jìn)行了2.5D封裝微凸點(diǎn)互連失效研究，采用有限元法（FEM）分析回流降溫過(guò)程中的2.5D微凸點(diǎn)失效。實(shí)驗(yàn)結(jié)果表明，在微凸點(diǎn)組成的2.5D封裝中，斷裂僅發(fā)生在外角。隨著Cu2O厚度的增加，斷裂更加明顯，2.5D封裝和微凸塊的有限元模型圖12所示。LEE等使用熱壓鍵合和Cu/Ni/SnAg微凸點(diǎn)進(jìn) 行3D集成電路封裝可靠性設(shè)計(jì)，通過(guò)有限元分析模 擬了封裝結(jié)構(gòu)的翹曲和應(yīng)變行為，并與實(shí)驗(yàn)結(jié)果進(jìn)行 了比較，使用克里金模型對(duì)壓縮力、頂部芯片的厚度 和微凸點(diǎn)的位置響應(yīng)進(jìn)行了參數(shù)化建模。MURAI等設(shè)計(jì)并制作了2.5D封裝基板，通過(guò)熱壓鍵合將芯片鍵 合到硅中介層上，使用毛細(xì)底部填充膠（CUF）填充芯 片與中介層之間的間隙，經(jīng)環(huán)氧模塑化合物壓縮成 型，通過(guò)半加成法（SAP）工藝形成凸塊，通過(guò)回流將中 介層與2.5D封裝基板結(jié)合，再次使用CUF填充中介 層與基板的間隙，連接加強(qiáng)筋和安裝焊球后，2.5D封裝 成功鍵合到主板上，并通過(guò)了500次溫度循環(huán)測(cè)試。孫戈輝等對(duì)Weibull分布2.5D封裝進(jìn)行了熱疲勞可靠性研究，進(jìn)行了多芯片硅基集成封裝互連界面溫度循 環(huán)加速實(shí)驗(yàn)，制定了2.5D封裝可靠性指標(biāo)評(píng)估和失效測(cè)試方案。呂曉瑞等對(duì)2.5D封裝熱阻測(cè)試進(jìn)行了研 究，發(fā)現(xiàn)芯片熱點(diǎn)分布對(duì)封裝熱阻影響顯著，通過(guò)將 實(shí)際熱測(cè)試的結(jié)構(gòu)函數(shù)導(dǎo)入Flotherm熱仿真軟件，成功進(jìn)行了仿真模型參數(shù)的擬合和校準(zhǔn)，結(jié)構(gòu)函數(shù)的擬合度超過(guò)90%，采用熱阻矩陣法分析多芯片封裝的熱 耦合疊加效應(yīng)，實(shí)現(xiàn)了多熱源封裝的熱阻等效表征， 仿真結(jié)果與測(cè)試值之間的偏差不超過(guò)8.5%。紐約州立大學(xué)SHAO等研究了2.5D封裝板級(jí)熱機(jī)械可靠性， 對(duì)其幾何尺寸、材料參數(shù)等進(jìn)行了研究，研究結(jié)果表 明2.5D FPGA封裝的最大結(jié)溫取決于應(yīng)用場(chǎng)景和工作環(huán)境，而最大結(jié)溫對(duì)可靠性有較大影響。

3.3再布線(xiàn)層

YIN等研究了后芯片工藝的基板上扇出芯片 （FoCoS-CL），構(gòu)建了大尺寸FoCoS-CL有限元模型， 分析了D2D間隙翹曲、應(yīng)力以及斷裂風(fēng)險(xiǎn)，優(yōu)化了RDL結(jié)構(gòu)。在FoCoS-CL中，ASIC芯片和HBM芯片 之間的底部填充應(yīng)力性能在D2D間隙較大時(shí)表現(xiàn)更 好，RDL互連銅線(xiàn)應(yīng)力結(jié)果相反。采用聚酰亞胺后，RDL-1應(yīng)力得到改善，但底部填充應(yīng)力并未受到影響。WU等提出了基于機(jī)器學(xué)習(xí)的2.5D/3D先進(jìn)封裝RDL建模與熱機(jī)械仿真方法。GAO等進(jìn)行了基于TSV的2.5D封裝的RDL和微凸點(diǎn)的設(shè)計(jì)，可以縮短設(shè)計(jì)周期、節(jié)約生產(chǎn)成本。

4結(jié)論及展望

2.5D封裝具有多芯片集成及高密度的特點(diǎn)，通過(guò) 硅/玻璃中介層實(shí)現(xiàn)多芯片異構(gòu)集成，其互連密度較傳統(tǒng)封裝提升10倍以上，同時(shí)可將AI芯片與HBM的通信延遲降低30%。根據(jù)國(guó)際半導(dǎo)體技術(shù)路線(xiàn)圖 （IRDS 2023），2025年后先進(jìn)封裝對(duì)系統(tǒng)性能的貢獻(xiàn) 率將超過(guò)50%，成為“后摩爾時(shí)代”的核心技術(shù)路徑， 具有極大的發(fā)展前景。本文介紹了2.5D封裝主要結(jié)構(gòu) 特點(diǎn)以及關(guān)鍵技術(shù)，總結(jié)了再布線(xiàn)層、硅通孔、微凸點(diǎn)、 銅-銅直接鍵合等方面的最新研究成果。

未來(lái)，2.5D封裝技術(shù)的關(guān)鍵研究方向在以下幾方 面。首先是可靠性和良率提升，當(dāng)前2.5D封裝存在材料CTE不匹配的問(wèn)題，熱循環(huán)易產(chǎn)生較大的熱應(yīng)力， 芯片連接處產(chǎn)生裂紋從而發(fā)生失效，CTE不匹配的問(wèn)題有待解決；另外還需芯片系統(tǒng)的熱管理創(chuàng)新，2.5D封裝常見(jiàn)的失效原因是動(dòng)態(tài)熱梯度引發(fā)的熱應(yīng)力集 中，可引入原子層沉積技術(shù)，抑制界面氧化現(xiàn)象并有 效控制微裂紋密度；2.5D封裝量產(chǎn)良率普遍低于80%，亟待通過(guò)工藝參數(shù)的精細(xì)優(yōu)化以及AI驅(qū)動(dòng)的先 進(jìn)缺陷檢測(cè)技術(shù)實(shí)現(xiàn)技術(shù)層面的優(yōu)化升級(jí)。其次在2.5D封裝材料與工藝領(lǐng)域，采用可規(guī)?；a(chǎn)的玻璃基板等低成本中介層并結(jié)合混合鍵合技術(shù)以實(shí)現(xiàn)高 互連密度，從而替代傳統(tǒng)微凸點(diǎn)，但在此過(guò)程中，共面性誤差與長(zhǎng)期可靠性問(wèn)題必須妥善解決。最后在跨學(xué)科協(xié)同設(shè)計(jì)方面，結(jié)合機(jī)器學(xué)習(xí)與有限元分析，對(duì)RDL布線(xiàn)拓?fù)渑cTSV布局展開(kāi)優(yōu)化，深入開(kāi)展多物理場(chǎng)仿真研究；并通過(guò)標(biāo)準(zhǔn)化與生態(tài)構(gòu)建，進(jìn)一步降低異構(gòu)集成設(shè)計(jì)成本，推動(dòng)2.5D封裝技術(shù)突破現(xiàn)有的 技術(shù)瓶頸，使其在先進(jìn)封裝領(lǐng)域得到更全面的發(fā)展應(yīng)用。

來(lái)源：半導(dǎo)體封裝工程師之家