目前，越來越多的FPGA設(shè)計(jì)開始采用嵌入式處理器，如PowerPC和賽靈思(Xilinx)的MicroBlaze處理器來完成控制任務(wù)，采用C語言等軟件語言描述這些控制任務(wù)，要比使用VHDL或Verilog等硬件語言描述更加容易。

當(dāng)進(jìn)行嵌入式系統(tǒng)設(shè)計(jì)時(shí)，絕大部份的設(shè)計(jì)時(shí)間可能花費(fèi)在除錯(cuò)階段，因此縮短發(fā)現(xiàn)問題并解決問題的時(shí)間非常重要。作為一款整合除錯(cuò)器，Computex公司的F-Sight同時(shí)具備硬件和軟件除錯(cuò)能力。一方面，它支持FPGA內(nèi)部嵌入式處理器的全方位軟件除錯(cuò)。另一方面，它還支持監(jiān)視FPGA硬件訊號(hào)。本文將介紹如何利用F-Sight提高除錯(cuò)效率。

啟動(dòng)除錯(cuò)器

Computex公司的除錯(cuò)器非常適合用來實(shí)現(xiàn)FPGA內(nèi)部嵌入式處理器的除錯(cuò)。對(duì)于MicroBlaze處理器來說，工程師可以利用MicroBlaze除錯(cuò)模塊(MDM)控制處理器的執(zhí)行過程并進(jìn)行除錯(cuò)，也可以利用賽靈思公司的MicroBlaze追蹤核心(XMTC)以非侵入方式監(jiān)控處理器程序的執(zhí)行情況。

由于FPGA的接腳限制，減少輸出到接腳的訊號(hào)數(shù)量非常重要。XMTC提供了編碼指令和數(shù)據(jù)追蹤功能，所需要的接腳數(shù)量?jī)H為非編碼訊號(hào)所需的10%。

為了使除錯(cuò)器實(shí)現(xiàn)追蹤功能，只需要將MDM和XMTC核心分別連接到MicroBlaze處理器的除錯(cuò)和追蹤接口，然后將編碼后的追蹤訊號(hào)引到FPGA接腳以便F-Sight收集數(shù)據(jù)。完成FPGA設(shè)計(jì)后，再將F-Sight除錯(cuò)器連接到電路板的Mictor連接器。如果使用賽靈思不帶Mictor連接器的ML400系列、ML500系列或Sparta-3E/3A/3AN FPGA板，那么在Computex F-Sight配接器幫助下仍可以使用F-Sight中的處理器追蹤功能。圖1是利用F-Sight配接器將F-Sight連接到Spartan-3板上的照片。

圖1：F-Sight透過配接器連接到Spartan-3電路板。

使用處理器追蹤功能

處理器追蹤功能可以在不中斷處理器執(zhí)行的情況下監(jiān)控程序執(zhí)行情況，因此用戶可以長(zhǎng)時(shí)間對(duì)程序進(jìn)行分析，以確定程序代碼中的問題，而不會(huì)改變處理器的執(zhí)行狀態(tài)。Computex F-Sight提供的處理器追蹤能力已證明適用在許多情況。

試想一段程序總是不停地產(chǎn)生例外。例外可能產(chǎn)生在程序的任何位置;工程師面臨的挑戰(zhàn)在于找出并厘清例外之處。為了解決這個(gè)問題，可以在例外產(chǎn)生之前或在例外向量中設(shè)置斷點(diǎn)，這樣當(dāng)程序到達(dá)斷點(diǎn)時(shí)就會(huì)暫停。當(dāng)程序停止時(shí)，可查看F-Sight記錄的執(zhí)行歷史數(shù)據(jù)，可從中發(fā)現(xiàn)在進(jìn)入例外處理前執(zhí)行了哪些指令。

在嵌入式系統(tǒng)中堆棧溢出也是一個(gè)常見的問題。程序突然開始從看起來不太正常的地方執(zhí)行。堆?？赡苡捎谝绯龆黄茐摹Ｈ绻麘岩僧a(chǎn)生了這樣的問題，可以透過設(shè)計(jì)觸發(fā)器來開始或停止追蹤數(shù)據(jù)的采集。透過設(shè)置觸發(fā)器條件進(jìn)行堆棧指針和堆棧上限之間的比較，當(dāng)條件滿足時(shí)，程序?qū)⒓皶r(shí)中止，然后用戶就可以很容易地確認(rèn)堆棧溢出以及產(chǎn)生的地方。

在某些實(shí)時(shí)系統(tǒng)中，為了除錯(cuò)目的而停止處理器的執(zhí)行過程并非很好的選擇，因?yàn)橥Ｖ箞?zhí)行本身可能會(huì)改變程序行為。有時(shí)候問題可能極少出現(xiàn)，因此可能需要長(zhǎng)時(shí)間監(jiān)控程序執(zhí)行情況。F-Sight可以用來設(shè)置復(fù)雜的觸發(fā)條件并收集追蹤數(shù)據(jù)，然后透過事后分析來除錯(cuò)問題。

探測(cè)內(nèi)部訊號(hào)

FPGA除錯(cuò)經(jīng)常從設(shè)計(jì)模擬開始。盡管仿真器能夠發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，但卻不能發(fā)現(xiàn)與技術(shù)指標(biāo)相關(guān)的問題。而且還經(jīng)常產(chǎn)生設(shè)計(jì)在模擬時(shí)通過了所有測(cè)試、但在FPGA中實(shí)現(xiàn)時(shí)卻無法工作的情況。產(chǎn)生這種情況時(shí)，設(shè)計(jì)人員將被迫利用邏輯分析儀在實(shí)際的目標(biāo)系統(tǒng)中進(jìn)行除錯(cuò)。

當(dāng)試圖將訊號(hào)從FPGA中引出以便讓邏輯分析儀監(jiān)視其波形時(shí)，問題就出現(xiàn)了。對(duì)于大規(guī)模嵌入式系統(tǒng)設(shè)計(jì)來說，在大多數(shù)情況下即使只有很小的修改(例如將所需要的訊號(hào)引到組件外部接腳)，也可能需要很長(zhǎng)時(shí)間才能完成FPGA的重新合成和實(shí)體建置。此外，還可能會(huì)由于不同的布局和布線而帶來時(shí)序問題。執(zhí)行實(shí)體建置工具所需要的實(shí)際時(shí)間依賴于電路的規(guī)模以及主計(jì)算機(jī)的性能，但很可能一天內(nèi)只夠完成幾次除錯(cuò)。

幸運(yùn)的是，Computex F-sight提供了一項(xiàng)非常有用的功能，它不需要重新執(zhí)行合成和實(shí)體實(shí)現(xiàn)工具就能透過設(shè)計(jì)修改把內(nèi)部FPGA訊號(hào)引到組件外部接腳。這一功能被稱為‘探測(cè)’(Probing)。只需在顯示HDL原始程序代碼的視圖中簡(jiǎn)單地選擇內(nèi)部FPGA訊號(hào)(圖2)，F(xiàn)-Sight將自動(dòng)完成其余工作，并根據(jù)上述選擇為測(cè)試接腳分配合適的布線資源。這是透過利用Xilinx ISE軟件工具中包含的FPGA編輯器實(shí)現(xiàn)的。有了這一功能，除錯(cuò)時(shí)必須花在邏輯合成和布局布在線的時(shí)間被縮到了最短，因而可以有更多時(shí)間用在監(jiān)視訊號(hào)波形上。

圖2：F-Sight探測(cè)。

協(xié)同除錯(cuò)