采用CPLD的多次重觸發(fā)存儲測試系統(tǒng)的實現(xiàn)

1 引言

　　多次重觸發(fā)技術應用于多種場合，如一個30齒的齒輪，設齒輪嚙臺系數(shù)為1．2，若測量其中1齒多次嚙合時的應力，則1齒的嚙合時間只占齒輪轉l圈時間的1．2／30，其余28．8／30的時間為空閑態(tài)，而空閑態(tài)記錄無意義。為此開發(fā)多次重觸發(fā)技術，以齒應力作為內(nèi)觸發(fā)信號，只記錄每次觸發(fā)后的有用信號，并具有負延遲，而不記錄空閑狀態(tài)．直到占滿記錄裝置存儲空間，這樣可有效利用存儲空間，記錄更多的有用信號。

　　2 多次重觸發(fā)存儲測試系統(tǒng)總體設計

　　2．1 多次重觸發(fā)存儲測試系統(tǒng)工作原理

　　圖1為多次重觸發(fā)存儲測試系統(tǒng)原理框圖，其工作原理：被測信號經(jīng)傳感器變?yōu)殡娦盘柡螅斎胫?a href="http://m.makelele.cn/analog/" target="_blank">模擬調(diào)理電路，再經(jīng)放大濾波后輸入至A／D轉換器，將模擬信號轉換為數(shù)字信號，然后經(jīng)過FIFO傳輸給存儲器，計算機通過通信接口讀取數(shù)據(jù)。其中，該存儲測試系統(tǒng)的A／D轉換器的轉換和讀時鐘、FIFO及存儲器的讀寫時鐘、推地址時鐘均由CPLD控制產(chǎn)生。

　　2．2 負延遲的實現(xiàn)

　　動態(tài)信息存儲要求真實有效地記錄有用信號，根據(jù)被測信號特點，需記錄下觸發(fā)前信號在極短時間內(nèi)的數(shù)據(jù)，這就要使用負延遲技術。負延遲也稱為提前傳輸，即將觸發(fā)信號的觸發(fā)采集時刻提前一段時間作為傳輸數(shù)據(jù)的起始點。該系統(tǒng)設計采用FIFO存儲器實現(xiàn)負延負延遲。觸發(fā)信號未到來時，A／D轉換器輸出的數(shù)據(jù)不斷寫入FIFO存儲器中，A／D轉換器轉換的數(shù)據(jù)不斷刷新FIFO存儲器的內(nèi)容。一旦觸發(fā)信號到來，數(shù)據(jù)則開始從FIFO寫入存儲器。

　　2．3 主要器件選型

　　該系統(tǒng)設計選用AD7492型A／D轉換器。該器件為12位高速、低功耗、逐次逼近式A／D轉換器。在5 V電壓，速率為1 MS／s時，其平均電流僅1．72 mA，功耗為8．6 mW；在5 V電壓和500 kS／s數(shù)據(jù)傳輸速率下，消耗電流1．24 mA，因此，該器件能夠滿足系統(tǒng)低功耗要求。由于該系統(tǒng)設計的存儲器總體容量為512 KB，因此選用l片容量為512 KB的N08T163型存儲器。并通過靜態(tài)存儲器時序配合實現(xiàn)自制的FIFO存儲器，功耗約為同類FIFO存儲器的1／10。系統(tǒng)設計的負延遲記錄l KB，選用128 KB容量的N02L163WC2A型存儲器。針對存儲測試系統(tǒng)功耗低，體積小，且控制邏輯較復雜的因素，MAX7000B系列的EPM7128BTCl44-4型CPLD作為控制器。該器件是高性能，低功耗的CMOS型CPLD，2500個可用邏輯門電路，引腳到引腳的傳輸延時為4．0 ns，系統(tǒng)工作頻率高達243．9 MHz。

　　3 CPLD控制電路的設計

　　基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)主要由A／D轉換器、存儲器、FIFO和控制器CPLD等組成，其中CPLD控制電路由時鐘、多次重觸發(fā)、FIFO地址發(fā)生、存儲器地址發(fā)生、存儲器計滿，電源管理和計算機通信等模塊組成，如圖2所示。

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　　3．1 控制電路各模塊功能

　　(1)電源管理模塊 該模塊主要控制系統(tǒng)功耗。當系統(tǒng)處于休眠狀態(tài)時，只有Vcc對CPLD供電；當系統(tǒng)進入正常工作狀態(tài)時，Vcc，VDD和VEE同時供電，晶振工作，當采樣結束，系統(tǒng)關閉VEE，模擬部分進入休眠狀態(tài)，晶振停止工作。該模塊能夠滿足系統(tǒng)低功耗要求。

　　(2)時鐘模塊 晶振提供的4 MHz信號經(jīng)4個二分頻器，分別得到2 MHz、1 MHz、500 kHz和250 kHz的時鐘信號，由這些信號組合得到A／D轉換器的采樣信號convst、FIFO的寫信號、A／D轉換器的讀信號ffwr_adread以及FIFO的推地址信號ff_dz，均為250 kHz。

　　(3)多次重觸發(fā)模塊 當外界多次重觸發(fā)信號m_tri到來后。經(jīng)D觸發(fā)器產(chǎn)生的open信號變?yōu)楦唠娖剑嫈?shù)器開始計數(shù)時鐘信號ff_dz，每計8 KB后停止計數(shù)，并產(chǎn)生清零信號clr對open信號清零，等待下次觸發(fā)信號。由時鐘信號ff_dz和open信號控制產(chǎn)生的時鐘信號clkl作為寫存儲器時的推地址信號和寫信號，open信號取反后接至存儲器使能端。

　　(4)FIFO地址發(fā)生模塊CPLD對FIFO的地址控制由時鐘模塊ff_dz信號產(chǎn)生，在時鐘信號ff_dz的下降沿開始推FIFO地址。

　　(5)存儲器地址發(fā)生模塊 多次重觸發(fā)模塊產(chǎn)生clkl信號作為存儲器的推地址信號m_dz推地址，將轉換數(shù)據(jù)寫入存儲器，寫滿8 KB后停止寫操作，等待下次觸發(fā)信號。存儲器存滿512。KB后停止推地址和寫操作，等待計算機讀數(shù)。讀數(shù)時，計算機每向CPLD發(fā)送1個讀數(shù)脈沖，地址信號向前推進1位，CPLD就從存儲器中對應的地址單元讀取1個數(shù)據(jù)。

　　(6)存儲器計滿模塊 當多次重觸發(fā)信號m_tri到來后，open信號變?yōu)楦唠娖?，計滿8 KB后變?yōu)榈碗娖?，等待下次觸發(fā)信號。因此用計數(shù)器計數(shù)open信號下降沿，計滿64個后存儲器滿信號tc變?yōu)楦唠娖健?