在一個(gè)周期采樣256個(gè)點(diǎn)，fix函數(shù)是將數(shù)據(jù)向0取整，例如1.1變成1，1.2也變成1.這里先將正弦波幅值變成128.最后將數(shù)據(jù)變成16進(jìn)制。最后將y的值存到sin.txt文件中，結(jié)果如下圖所示：

　　第二步：編寫(xiě)testbench文件

　　編寫(xiě)testbench的原理不解釋?zhuān)缦聢D所示：

　　第三步：運(yùn)行modelsim

　　對(duì)于這樣只有tb文件而沒(méi)有其他模塊的仿真對(duì)于我還是第一次，首先新建工程，添加文件后，編譯，仿真，添加信號(hào)，結(jié)果如下圖所示。

　　這時(shí)候信號(hào)顯示為二進(jìn)制，其中data_out就是正弦波信號(hào)，如果要將這個(gè)信號(hào)在modelsim中顯示為正弦波圖形，需要進(jìn)行下面設(shè)置：

　　1、選擇data_out信號(hào)，右擊—》Radix—》Unsigned

　　2、選擇data_out信號(hào)，右擊—》Format—》Analog（automatic）

　　設(shè)置好后，就可以顯示正弦波，如下圖所示。

　　其實(shí)這個(gè)僅僅是為了后面做FFT的仿真做鋪墊，后期將會(huì)對(duì)其頻譜進(jìn)行圖形顯示。

　　下面一段Matlab的程序是將數(shù)據(jù)讀取，并通過(guò)圖形顯示出數(shù)據(jù)的波形。

　　fid = fopen（‘data_out.txt’，‘r’）;

　　num（i） = fscanf（fid， ‘%x’， 1）; %

　　這句話(huà)的意思是從fid所指的文件以16進(jìn)制方式讀出一個(gè)數(shù)據(jù)。

　　第一：保證讀取的數(shù)據(jù)格式和文件中保存的數(shù)據(jù)格式是相同的，例如這里文件中保存的格式是十六進(jìn)制所以讀取的時(shí)候也應(yīng)該以十六進(jìn)制的形式讀出。

　　第二：要保證文件中數(shù)據(jù)的個(gè)數(shù)和設(shè)定的讀取的數(shù)目（這里是256）保持一致。例如，要將生成文件data_out.txt中多余的換行符去掉（一般最后會(huì)多出一行），否則Matlab會(huì)將空的行也當(dāng)做一個(gè)數(shù)據(jù)，從而兩個(gè)數(shù)目不一致，導(dǎo)致Matlab報(bào)錯(cuò)。

　　當(dāng)然，有了Matlab這個(gè)強(qiáng)大的工具，也就可以很方便的看信號(hào)的頻譜等信息了。

　　另外在說(shuō)一點(diǎn)，就是關(guān)于通過(guò)Verilog將數(shù)據(jù)寫(xiě)入文件有多種方法，上面用的是$fdisplay這個(gè)系統(tǒng)函數(shù)，當(dāng)然還有$fmonitor和$fwrite等幾個(gè)命令，下面簡(jiǎn)單說(shuō)一下這幾個(gè)命令的不同。 $fdisplay

　　這個(gè)命令需要有觸發(fā)條件，才會(huì)把數(shù)據(jù)寫(xiě)入文件，例如，上例的觸發(fā)條件就是always（i），當(dāng)i變化的時(shí)候才寫(xiě)入。每寫(xiě)入一次數(shù)據(jù)會(huì)自動(dòng)增加一個(gè)換行符。 $fmonitor

　　關(guān)于Matlab的函數(shù)有：fopen， 關(guān)于Modelsim的函數(shù)有：$fopen， $fclose，$readmemh，$readmemb，$fmonitor，$fdisplay，$fwrite。

　　這個(gè)命令不需要觸發(fā)條件，只要有變化就可以將數(shù)據(jù)寫(xiě)入文件。例如可以通過(guò)以下語(yǔ)句： initial $fmonitor（w_file，“%h”，data_out）;

　　這樣可以將整個(gè)仿真過(guò)程產(chǎn)生的data_out數(shù)據(jù)都寫(xiě)入文件中。 $fwrite

　　這個(gè)命令和$fdisplay基本相同，也是需要觸發(fā)條件才會(huì)寫(xiě)入，不同的是每寫(xiě)入一個(gè)數(shù)據(jù)不會(huì)自動(dòng)添加換行符。例如可以通過(guò)以下語(yǔ)句： always @（posedge clk） begin

　　$fwrite（w_file，“%h ”，data_out）; end

　　關(guān)于這幾個(gè)命令的詳細(xì)介紹，大家可以參考Verilog的相關(guān)數(shù)據(jù)。