一直以來，嵌入式處理器的低功耗是通過使用一些低功耗的空閑或睡眠模式來實現(xiàn)的?，F(xiàn)在，嵌入式處理器要承擔更復雜的工作，需要更高的性能。新的應用程序（如音頻和視頻播放以及游戲等）一般運行時間都相當長，“運行時間”與“空閑時間”之比也上升得很快。傳統(tǒng)的電源管理技術在空閑時間中是非常有效的，但要在運行中節(jié)省電池能量就無能為力了。

此外，電源管理芯片制造商僅僅把注意力集中在供電的管理方面。情況一般是這樣的，嵌入式處理器供應商給出輸入／輸出功率要求，功率半導體供應商則爭相開發(fā)出盡可能高效的滿足要求的?IC。然而，現(xiàn)在象開關穩(wěn)壓器這樣的電源管理 IC 效率已經(jīng)達到了 95% 的高峰。這迫使今天的電源 IC 供應商不僅要在價格上競爭，還要靠效率的每一點細微增長進行競爭。當前手機市場的發(fā)展趨勢顯示，這些傳統(tǒng)的方法已無法滿足業(yè)界對提升效率的需求。

盡管電池技術一直有穩(wěn)定改進，如更長的壽命及更小的體積，但這種發(fā)展仍然無法趕上下一代設計快速增長的功率需求。要在新產(chǎn)品中將電池壽命延長到最終用戶可以接受的水平，普通的電源管理方法已經(jīng)不能勝任了。

工藝技術的發(fā)展趨勢也加劇了電源管理的復雜性。過去，CMOS?晶體管在靜態(tài)時消耗功率很少，幾乎可以忽略不計。然而，隨著速度和密度的增加，工藝尺寸在不斷縮小，靜態(tài)功耗也在增長。根據(jù)估計，對于用 0.13 微米高速工藝實現(xiàn)的芯片，其靜態(tài)功耗要占總功耗的 15-20%。而且，隨著工藝技術進入 100 納米以下，靜態(tài)功耗將呈現(xiàn)指數(shù)式的增長，并將在處理器總功耗中占據(jù)主要部分。

有一種方法可以協(xié)調(diào)高性能與低功耗之間的矛盾，這就是讓處理器根據(jù)當前的工作負載，運行在不同的性能等級上。舉例來說，一個 MPEG 視頻播放器需要的處理性能比?MP3?音頻播放器高一個數(shù)量級。因此，當播放 MP3 時，處理器可以運行在較低頻率上，而仍然能保證播放的高質(zhì)量。當時鐘頻率降低時，可以同時降低處理器的供電電壓，以達到節(jié)能的目的。

動態(tài)電壓調(diào)整技術 (DVS) 就利用了這樣一個事實，即 CMOS 工藝處理器的峰值頻率與供電電壓成正比。圖 1 顯示了頻率與電壓的關系，其中的測試使用了一個 ARM926EJ-S 處理器內(nèi)核（0.18 微米工藝）?？梢钥吹睫D(zhuǎn)折點在大約 90 MHz，這是調(diào)整技術適用電壓范圍的一個限額。

以下是一個 CMOS?電路的近似功率方程：

P = CVDD 2fc + VDDIQ其中：

· ?P 為供電電壓 VDD 消耗的功率。

· C(VDD)2fc 是源于切換的動態(tài)功耗部分（C 是電容，fc 為頻率）。

· VDDIQ 是源于泄漏的靜態(tài)功耗部分（IQ 為泄漏電流）顯然，對一個給定負載，動態(tài)功率的量值與供電電壓的平方成正比。