圖1 功能方框圖 

       MAX121芯片的功能方框圖如圖1所示。它有16腳和20腳模式，16腳有DIP和SO封裝，20腳有SSOP封裝。

                                                                        圖2和圖3

       MAX121工作參數(shù)

       VDD對DGND 0.3～+6V；VSS對DGND 　 +0.3～ 7V；

       AIN對AGND 15V；　　AGND對DGND 0.3V；

       數(shù)字輸入對DGND（CS、CONVST、MODE、CLKIN、INVCLK、INVFRM）-0.3(Vdd+0.3V)；

       數(shù)字輸出對DGND(SFRM、FSTRT、SCLK、SDATA)　+0.3(Vdd+0.3V)；強度超出上述極限參數(shù)可能導(dǎo)致器件的永久性損壞。這些參數(shù)只是極限參數(shù)，并不意味著在極限參數(shù)條件下，或者任何其它超出技術(shù)規(guī)范規(guī)定的工作條件下器件能有效工作。

       MAX121的工作原理 如圖2，當(dāng)轉(zhuǎn)換開始時，緩沖器與AIN端斷開，對輸入信號采樣。在轉(zhuǎn)換結(jié)束時，緩沖器輸入端又連接到AIN端，而且保持電容跟蹤輸入電壓。無論何時，只要轉(zhuǎn)換沒有進行，T/H就處于跟蹤模式。在轉(zhuǎn)換開始以后，保持模式啟動時間接近10ns(窗口延遲)。從一次轉(zhuǎn)換到下一次轉(zhuǎn)換延遲變化的典型時間為30ps(窗口抖動)。

電路時鐘頻率

       MAX121工作時需要一個與TTL、CMOS電平兼容的時鐘，時鐘頻率的范圍從0.1～5.5MHz。為滿足2個時鐘周期400ns采集時間的要求，最大時鐘頻率限制在5MHz。由于內(nèi)部T/H電壓下降速率的限制，所有模式的時鐘頻率不應(yīng)低于0.1MHz。

       輸出數(shù)據(jù)

       轉(zhuǎn)換結(jié)果以16位串行數(shù)據(jù)流輸出，前14位為數(shù)據(jù)位(首先為MSB)，后2位為零。輸出數(shù)據(jù)為二進制補碼形式。在CLKIN的上升沿，數(shù)據(jù)在SDATA端同步輸出。輸出數(shù)據(jù)可用FSTRT或者SFRM輸出來分幀。要求每次轉(zhuǎn)換最少為18個時鐘周期，以獲得有效輸出。

       設(shè)計及編程

       MAX121共有三種工作方式：

       1 ）由/CONVST控制轉(zhuǎn)換；

       2 ）/CS控制轉(zhuǎn)換；

       3 ）連續(xù)模式。

       三種模式中第一種是用于和DSP以及其他微處理器連接，第二種用于多個器件組合應(yīng)用，第三種MAX121工作在連續(xù)轉(zhuǎn)換狀態(tài)下，應(yīng)用于數(shù)據(jù)的連續(xù)采樣。

       在方式1中，有兩種時鐘提供方式，其一由CLKR提供時鐘，原理框圖如圖4所示。

       但這種連接方式能提供的時鐘最大為3.2MHz，另外可由外部電路提供時鐘，最高可達系統(tǒng)的最大時鐘5.5MHz，實現(xiàn)高速連接，根據(jù)設(shè)計要求，在實際使用時選擇第二種連接方式。具體電路設(shè)計如 5所示。

       CLKIN（14）外接一有源振蕩器，提供5MHz的時鐘；

       MODE（16）接+5v電源，/CS接地：選擇工作模式；

       /CONVST（13）接TMS320VC5402的XF引腳，由DSP的通過XF控制數(shù)據(jù)轉(zhuǎn)換；

       SCLK（12），F(xiàn)STRT（10），SDATA（11）分別和DSP的BLCKR0，BFSR0，BDR0連接，傳送時鐘，幀同步信號，數(shù)據(jù)。

       CLKIN是MAX121的輸入時鐘，而SCLK使數(shù)據(jù)移位進入處MAX121，CLKIN由外部時鐘振蕩器驅(qū)動（5MHz）。TMS320VC5402的XF引腳（通用I/O口）驅(qū)動MAX121輸入端為低，啟動一次轉(zhuǎn)換。TMS320VC5402的BCLKR0(接收時鐘)端配置為輸入，并由MAX121的SCLK輸出端驅(qū)動。MAX121的SDATA輸出端數(shù)據(jù)在時鐘的上升沿改變狀態(tài)，而在時鐘下降沿，數(shù)據(jù)被鎖存到TMS320VC5402的DR輸入端。這樣可提供1/2個時鐘周期，以滿DR輸入端所需要的數(shù)據(jù)建立和保持時間。MAX121 SCLK和SDATA之間的最大時滯在+25時為65ns，所以1/2個時鐘周期足以滿足要求的建立和保持時間，工作時序如圖6所示。