基于VHDL的XRD44L60驅(qū)動時(shí)序設(shè)計(jì)

基于VHDL的XRD44L60驅(qū)動時(shí)序設(shè)計(jì)

電荷耦合器件(Charge Coupled Devices，簡稱CCD)是一種光電轉(zhuǎn)換式圖像傳感器。它利用光電轉(zhuǎn)換原理將圖像信息直接轉(zhuǎn)換成電信號，實(shí)現(xiàn)非電量測量。由于CCD的輸出信號是負(fù)極性的離散模擬信號，并且混雜有幅度較大的復(fù)位脈沖干擾，為了獲得高質(zhì)量信號，必須對CCD輸出信號進(jìn)行直流箝位、相關(guān)雙采樣、低通濾波和放大等預(yù)處理，以消除各種干擾和噪聲。同時(shí)，為了便于計(jì)算機(jī)處理和大容量存儲，還必須對CCD輸出信號進(jìn)行數(shù)字化處理。目前市場上CCD專用的視頻信號處理器件不僅具有雙采樣技術(shù)，而且還具有自動暗電平補(bǔ)償、自動增益和A／D轉(zhuǎn)換等功能。這里給出了一款CCD專用的視頻信號處理器件XRD44L60，并介紹了基于VHDL 的XRD44L60CPLD邏輯控制電路。

　　2? XRD44L60簡介

　　XRD44L60是Exar公司CCD專用的視頻信號處理器件。該器件是針對CCD影像應(yīng)用產(chǎn)品而設(shè)計(jì)的。XRD44L60采用相關(guān)雙采樣 (Correlated Double Sampling，簡稱CDS)技術(shù)提取圖像信息，可編程增益(Programmable Gain Amplifier，簡稱PGA)控制范圍可達(dá)6 dB+38 dB，具有良好的輸人信號箝位和CDS輸入偏移校正性能，并提供暗電平箝位，給出準(zhǔn)確的暗電平參考。XRD44L60還有一個(gè)10位A／D轉(zhuǎn)換器，轉(zhuǎn)換速率高達(dá)16 MHz，便于CCD陣列信號的數(shù)字處理。此外，XRD4-4L60的串行接口包括一個(gè)10位的移位寄存器和多個(gè)并行寄存器，可用于編程設(shè)置其工作參數(shù)。 XRD44L60的電源電壓為3.0 V，功率為120 mW，適用于小型化嵌入式CCD數(shù)字相機(jī)系統(tǒng)。

　　3系統(tǒng)電路設(shè)計(jì)

　　XRD44L60硬件電路設(shè)計(jì)如圖1所示。其中，In_Pos和In_Neg為模擬信號輸入端口，用于連接CCD的輸出信號。CLAMP，SHD，SHP 及RSTCCD為時(shí)鐘信號控制引腳，用于連接CPLD信號的輸出端，以控制器件工作。LOAD，SDI，SCLK為串行接口可編程設(shè)置XRD44L60的工作參數(shù)。DB0～DB9為10位數(shù)字信號輸出，可與信號處理單元連接。

XRD44L60硬件電路設(shè)計(jì)

　　4 XRD44L60的時(shí)序控制

　　采用可編程邏輯器件(CPLD)技術(shù)和VHDL語言實(shí)現(xiàn)對CCD視頻信號處理器件XRD44L60的控制，使其完成CCD視頻信號的放大、噪聲處理及數(shù)字化，并輸出對應(yīng)的數(shù)字信號。XRD44L60的工作時(shí)序需要根據(jù)具體的CCD器件來確定。下面以TCD1501D型CCD為例，介紹XRD44L60的工作時(shí)序。TCD1501D的工作頻率為1 MHz，CCD輸出信號周期為2μs，其外部時(shí)鐘輸入由有源晶體振蕩器提供，頻率為8 MHz。當(dāng)CLK_POL為低電平時(shí)，XRD44L60的時(shí)序如圖2所示。驅(qū)動脈沖包括CCD復(fù)位脈沖RSTCCD、相關(guān)雙采樣暗電平時(shí)鐘SHP、相關(guān)雙采樣信號電平時(shí)鐘SHD、相關(guān)雙采樣箝位控制脈沖CLAMP。

XRD44L60的時(shí)序

　　4.1 RSTCCD脈沖的產(chǎn)生

　　由圖2可知，RSTCCD的周期為2μs，占空比為1：7。因此，可對輸入時(shí)鐘脈沖16分頻，其高電平占2個(gè)周期的時(shí)鐘脈沖；低電平占14個(gè)周期的時(shí)鐘脈沖。當(dāng)計(jì)數(shù)器計(jì)數(shù)到15時(shí)，計(jì)數(shù)器清零，重新計(jì)數(shù)，相關(guān)程序源代碼如下：

程序源代碼

　　4.2 SHD和SHP脈沖的產(chǎn)生

　　由圖2判斷出，SHD和SHP的周期均為2μs，占空比為1：1。因此，可采用上述方法獲得這兩個(gè)脈沖。?
　　4.3 CLAMP脈沖的產(chǎn)生

　　CLAMP脈沖由CCD的輸出決定，即當(dāng)CCD的輸出信號為像元信號時(shí)，CLAMP為高電平；當(dāng)CCD的輸出信號為暗像元信號時(shí)，CLAMP為低電平。

?　　5驅(qū)動脈沖仿真波形

　　該沒計(jì)采用QuartusⅡ仿真軟件進(jìn)行仿真。仿真波形如圖3所示。其中，CLK和CCD為輸入信號；CLAMP，SHD，SHP及RSTCCD為XRD44L60的驅(qū)動信號。

仿真波形

　　6? 結(jié)語

　　基于VHDL的XRD44L60邏輯控制電路能夠產(chǎn)生滿足系統(tǒng)要求的驅(qū)動脈沖，整個(gè)系統(tǒng)設(shè)計(jì)能夠達(dá)到預(yù)期效果。將VHDL應(yīng)用于XRD44L60時(shí)序電路設(shè)計(jì)，系統(tǒng)設(shè)計(jì)更簡單、靈活、可靠，因此可廣泛用于使用CCD的影像產(chǎn)品中。

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2019-01-08 17:48:05

TPIC44L02 4 通道串聯(lián)/并聯(lián)低側(cè)前置 FET 驅(qū)動器

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2019-01-08 17:50:09

使用FPGA實(shí)現(xiàn)線陣CCD驅(qū)動時(shí)序及模擬信號處理的設(shè)計(jì)說明

的時(shí)序控制。最后，利用quartus7.2軟件平臺結(jié)合VHDL語言進(jìn)行開發(fā)，對所需驅(qū)動脈沖進(jìn)行仿真設(shè)計(jì)。仿真結(jié)果表明，該驅(qū)動電路簡單、功耗小、成本低、抗干擾能力強(qiáng)，適用于設(shè)備小型化的要求。

2019-11-21 16:58:25