-- 技術(shù)問題 --
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是否支持部分可重配置功能？
支持。2012 年底的 beta 版本中將提供部分可重配置功能。2012 年內(nèi)，需要部分可重配置功能的用戶用戶還需要繼續(xù)使用 ISE。
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Vivado 綜合技術(shù)與賽靈思綜合技術(shù) (XST) 有何不同？
Vivado 綜合技術(shù)基于經(jīng)業(yè)界驗證的 ASIC 綜合技術(shù)，能擴展適應(yīng)于極大型設(shè)計。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可擴展數(shù)據(jù)模型支持整個流程的交叉測試。
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新工具與 ISE 間能否支持項目的移植？
ISE 項目瀏覽器和 PlanAhead 項目能移植到 Vivado IDE，但 Vivado 項目無法移植到 PlanAhead。除約束文件，包括源文件列表在內(nèi)的所有其它項目設(shè)置均能進(jìn)行傳輸。客戶必須創(chuàng)建賽靈思設(shè)計約束 (XDC) 格式的約束條件，并將其單獨添加到項目中。
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Vivado IP 集成器為什么優(yōu)于競爭工具？
設(shè)計人員可利用 Vivado 以圖形的形式創(chuàng)建 IP 系統(tǒng)，或利用 Tcl、參數(shù)傳遞、Vivado 仿真和 ChipScope 集成等，專門針對調(diào)試設(shè)計。從實現(xiàn)工具（報告、布局規(guī)劃、原理圖）返回 IPI的交叉測試可加速融合，這也是一大優(yōu)勢。
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Vivado 仿真器與 ISim 有什么不同？
Vivado 仿真器采用全新的引擎，緊密集成于 Vivado IDE 中。該引擎的速度比 ISim 快 3 倍，而占用的存儲器容量卻僅為一半。它完全集成于 Vivado IDE，能夠通過 Tcl 更好地控制仿真器操作。
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Vivado 仿真器能否使舊版架構(gòu)設(shè)計符合 7 系列要求？
一般說來，賽靈思建議用戶采用原生架構(gòu)。不過 Vivado 支持舊版架構(gòu)的程度與 ISE 針對所有 Virtex 級別器件的支持相同。
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Vivado 仿真器是否支持 VHDL 和 Verilog 的時序仿真？
Vivado 僅為 Verilog 的時序仿真提供支持。但是 Vivado 可為 Verilog 和 VHDL 以及混合語言提供功能仿真支持。
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Vivado 為什么不支持 VHDL 時序仿真？
VHDL 時序仿真是基于 VITAL 的仿真，該標(biāo)準(zhǔn)速度很慢，限制性較大，且已長期未進(jìn)行更新。
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客戶能否用 Mentor、Synopsys、Cadence 和 Aldec 編譯賽靈思仿真庫？
可以。Vivado 設(shè)計套件可提供名為 compxlib 的 TCL 命令以編譯仿真庫。
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Vivado 仿真器是否支持 SystemVerilog 或硬件協(xié)仿真？
我們計劃在今后發(fā)布的軟件版本中為二者提供支持。