Clock Generator模塊：
端口說明：CLKIN為外部輸入時鐘，如果是外部差分時鐘信號，在MHS文件的PORT行指定*_p、*_n管腳均為同樣的Net，如dcm_clk_s，差分極性分別指定正負(fù)即可。CLKFBIN為DCM的CLKFB輸入端口，如果選擇使用，即DCM使用外部反饋方式，此時CLKFBOUT輸出口也應(yīng)該使用，且CLKFBOUT連接到CLK0輸出口，而CLKFBIN連接到CLKFBOUT經(jīng)過時鐘分配網(wǎng)絡(luò)后的信號，用于調(diào)節(jié)時鐘信號延遲。如果不使用CLKFBIN，則CLKFBOUT也不使用，在DCM內(nèi)部把CLK0的輸出經(jīng)過BUFG緩沖后，一路送到CLK0端口，一路送給CLKFBIN。
? 參數(shù)說明：
? C_CLKFBIN_FREQ、C_CLKFBOUT_FREQ分別設(shè)置CLKFBIN和CLKFBOUT的頻率，設(shè)置0指不使用，兩者必須設(shè)置相同。C_CLKOUTi_FREQ設(shè)置CLKOUTi的輸出頻率，0指CLKOUTi不使用。C_CLKOUTi_GROUP用于設(shè)置組號，可以把多個輸出設(shè)置為相同的組，這樣同組時鐘通過同一個DCM或PLL輸出，減少時鐘間的相位偏移(skew)。C_CLKOUTi_BUF如果設(shè)TRUE，則相應(yīng)的CLKOUTi插入BUFG，一般設(shè)TRUE，但輸出給某些DDR顆粒的時鐘信號不設(shè)TRUE。
Processor System Reset Module模塊：
端口說明：Slowest_sync_clk為系統(tǒng)中最慢的時鐘，一般為PLB總線時鐘。Ext_Reset_In為外部輸入復(fù)位信號，Aux_Reset_In為輔助的第二個外部輸入復(fù)位信號，一般不用。MB_Debug_Sys_Rst為調(diào)試用，和Ext_Reset_In功能相同，但總是高有效。Dcm_locked為模塊輸入信號，如果系統(tǒng)沒有用DCM，則接高，如果使用一個DCM產(chǎn)生系統(tǒng)時鐘，則連接此DCM的Locked信號，如果系統(tǒng)使用多個DCM產(chǎn)生系統(tǒng)時鐘，則連接最后一個Locked的DCM。MB_Reset為輸出的MB的復(fù)位信號。Bus_Struct_Reset和Peripheral_Reset為輸出的總線和外設(shè)復(fù)位信號，其個數(shù)可根據(jù)C_NUM_BUS_RST、C_NUM_PERP_RST定制。
? 注：DCM的Locked信號為高指所有輸出時鐘均已穩(wěn)定。
參數(shù)說明：C_EXT_RST_WIDTH、C_AUX_RST_WIDTH定義外部輸入復(fù)位信號（端口Ext_Reset_In）的寬度。Slowest_sync_clk為PLB總線時鐘，Ext_Reset_In寬度為C_EXT_RST_WIDTH所設(shè)置的時鐘周期再加上1到2周期（考慮到電路中的時鐘延遲）。Ext_Reset_In變?yōu)?時，經(jīng)過C_EXT_RST_WIDTH個周期，電路退出復(fù)位狀態(tài)。
C_EXT_RESET_HIGH、C_AUX_RESET_HIGH定義外部輸入復(fù)位信號高有效還是低有效。一般設(shè)高有效，即1。MB_Debug_Sys_Rst總是高有效。
? C_NUM_BUS_RST、C_NUM_PERP_RST定義總線和外設(shè)所需要的復(fù)位信號個數(shù)，如有一個PLB總線和兩個OPB總線，C_NUM_BUS_RST可設(shè)為3，某些情況下可能利于驅(qū)動和布線。一般為1即可，三個總線可用同一個總線復(fù)位信號驅(qū)動。C_NUM_PERP_RST類似。
控制方式：上電時會自動產(chǎn)生復(fù)位脈沖序列；外部Ext_Reset_In、Aux_Reset_In滿足復(fù)位條件時模塊產(chǎn)生復(fù)位脈沖序列；MB_Debug_Sys_Rst滿足復(fù)位條件時模塊產(chǎn)生復(fù)位脈沖序列。?
文章來源：seadoncas的專欄