FPGA技術允許在靈活的設計環(huán)境內(nèi)開發(fā)特別的硬件結構。相比微處理器和DSP處理器的標準結構來說，F(xiàn)PGA的這項特點給設計者有了很大的自由度，這是因為它能建立特別的硬件結構，如此去匹配一系列控制性能和實施局限的要求。因此，考慮到為了給保護所有有潛力算法的平行性而樹立榜樣，這些專用結構均是建立在完美算法的基礎之上設計的，而此算法是匹配控制算法和最終硬件的實現(xiàn)。然而，在很多情況下，基于FPGA的控制結構的設計太直接且需要設計者掌握幾門不同的知識（如微電子學、控制學以及電機學等理論），這一要求尤其表現(xiàn)在如電機驅(qū)動中的復雜控制算法結構。如此自然導致很多設計者更喜歡去選擇DSP的標準處理方案。因此，為了使控制算法的設計變得更好管理和削弱直接性，設計者必須得嚴格遵守一套步驟和規(guī)則，即一種有效的設計方法。這種方法的主要特征是供許多現(xiàn)成設計所通用，實現(xiàn)消耗資源和目標元件的最佳化，同時兼顧控制性能，最后，還能縮短開發(fā)時間。幾位學者已經(jīng)提出了一種引眾人關注的設計方法[22]-[26]，而這些都是建立在可重復利用的友善開發(fā)步驟的基礎之上。這將在下面一幅圖片中表示出來，這些計劃方案的特別之處寓于既成事實的設計之中，但卻總讓人懷疑控制工程師為何不是一個微電子學專家。原因是占極其重要作用的設計步驟在Matlab-Simulink友好的設計環(huán)境下成功地實現(xiàn)了。然而，另外的關鍵問題卻是去考慮控制性能，因此，最終的硬件結構需要最佳優(yōu)化。因此，使用Matlab并不意味著極高速硬件描述語言（VHDL）[27]代碼在主要的FPGA制造商提供的建議工具箱下能夠自動生成，這是考慮到一系列資源的消耗問題而不得不采用非最優(yōu)化方案。因此，為了建議合適的方案，設計者不得不用VHDL代碼描述他自己的算法結構，但是他需要在A3[28]技術大力的幫助下才能完成。眾所周知，這種A3技術是平衡兩種相反需要的方法，換句話說：1)有好的方法對非專業(yè)的設計者不能造成威脅；2）考慮到控制性能的需要，必然導致設計者在設計過程中花費很大的努力心血，然而必須陳述設計方法的主要步驟。

控制算法的模塊劃分

在復雜的控制算法中，這個步驟是至關重要的。它的主要目的是縮短設計周期，即“上市時間”。它內(nèi)容包括即是把整個控制算法劃分成一些較小的子模塊，而這些子模塊是容易開發(fā)且具有某一定功能意義的。這些可以被幾個可重復利用且獨立的模塊如校準器、調(diào)制器、評估器和矢量操作器按照層級和規(guī)范性概念來鑒別認定[5]。層級概念通常是指劃分一個大規(guī)模且復雜的設計成一些更便于管理的子模塊，而規(guī)范性概念的目的是最大化的利用現(xiàn)有的設計模塊。然而，與此同時，設計者不得不檢查已選擇的算法——模塊化分離——以滿足集成規(guī)范。這一規(guī)范要求在目標器件的硬件資源條件受到限制條件下必須執(zhí)行某些過程。接下來為了此目的講述一個最優(yōu)化程序計劃[28]，它將使硬件資源的使用率大大降低。盡管每個模塊都是獨立地申請，但是這些模塊的數(shù)目卻不少，故考慮到硬件資源的消耗問題，整個模塊的性能水平就會降低。因此，如果硬件配置達不到要求，那么盡管減少了一些可利用的現(xiàn)場設計模塊，設計者也必須減少模塊的數(shù)目。不同的可重復利用的模塊有著不同程度的抽象概念，因而能夠被提出而加入到電子系統(tǒng)的控制庫。這個庫盡管有用但是還在建設當中[29]，如圖12所示，它主要由三個不同等級水平組成。據(jù)筆者經(jīng)驗可知，這三個不同等級的模塊能充分展示電子控制系統(tǒng)的不同功能。最高和最低等級的模塊包括微粒操作器如寄存器和算法操作器（加法器、乘法器等）。而中間等級的模塊包括電子控制系統(tǒng)中最常用功能的模塊，如連續(xù)PI控制器，PWM，矢量變換等，這些模塊使用第一等級的操作器搭建而成。最后，整個控制算法組成庫中第三或者最高等級水平的模塊。

?[22]Y.A.Chapuis,J.P.Blonde,and F.Braun,“FPGA implementation by modular design reuse mode to optimize hardware architecture and performance of ac motor controller algorithm,”in Proc.EPE-PEMC Conf.,Sep.2004,pp.134–142,CD-ROM.[23]T.Riesgo,Y.Torroja,and E.de la Torre,“Design methodologies based on hardware description languages,”IEEE.Trans.Ind.Electron.,vol.46, no.1,pp.3–12,Feb.1999.[24]M.Cirstea,“Electronic systems integrated modelling and optimized digital controller prototyping—A novel(HDL)approach,”IEEE Ind.Electron. Soc.Newslett., vol.52, no.3,pp.11–13,Sep.2005.[25]L.Charaabi,E.Monmasson,and I.Slama-Belkhodja,“Presentation of an efficient design methodology to develop IP-core functions for control systems:Application to the design of an antiwindup PI controller,” in Proc.IEEE IECON,Seville, Spain,Nov. 2002,pp.1942–1947,CD-ROM.[26]J.C.G.Pimentel and H.Le-Huy,“A VHDL-based methodology to develop high performance servo drivers,”in Conf.Rec.IEEE IAS Annu.Meeting, Rome,Italy,Oct. 2000,pp.1505–1512.[27]D.L.Perry,VHDL.New York:McGraw-Hill,2004.[28]T.Grandpierre,C.Lavarenne,and Y.Sorel,“Optimized rapid prototyping for real-time embedded heterogeneous multiprocessor,” in Proc.CODES, Rome,Italy,May 1999, CD-ROM.[29]M.-W.Naouar et al.,IP-Cores Library.[Online].Available: u-cergy. fr/etud/ufr/composan/iupge/IP_cores/index.htm