Q1. 為啥要手工布局？
A1. 首先人比機(jī)器更聰明，更了解自己設(shè)計(jì)的需求和結(jié)構(gòu)。其次在關(guān)鍵路徑上的手工布局能提高時(shí)序性能，使不滿足要求變成滿足要求。

Q2. 有沒有可能整個(gè)設(shè)計(jì)都用手工布局？
A2. 從原理上來說是沒有不可能的，但這是沒有必要的。我們只要保證最關(guān)鍵的路徑能滿足時(shí)序要求即可。

Q3. 手工布局牽涉哪些技術(shù)？
A3. RPM - Relatively Placed Macros （其實(shí)就是使用RLOC約束限制布局的相對(duì)關(guān)系）
DIRT - Directed Routing （不僅限制位置，還限制走線）
HardMacro - 硬核，記錄所有信息

Q4. Hard Macro 和 RPM + DIRT 的功能有什么區(qū)別嗎？
A4. RPM位置基于Slice，Slice-based RPM可以在Slice所有范圍內(nèi)任意布局，不以CLB的位置作為分界。Grid-based RPM只是加入了BRAM乘法器之類的支持，原則上也跟CLB邊界無關(guān)。而Hard Macro只有在完全相同的結(jié)構(gòu)內(nèi)在可以移動(dòng)，所以他的邊界至少是CLB，某些時(shí)候還需要考慮BRAM和乘法器的位置。

Q5. 什么是Slice-based RPM 和 Grid-based RPM？
A5. Slice-based 方法為整個(gè)器件內(nèi)的slice設(shè)定坐標(biāo)。看上去兩個(gè)相鄰的坐標(biāo)位置實(shí)際上可能中間隔著一個(gè)BRAM。Grid-based則將整個(gè)器件統(tǒng)一編址，坐標(biāo)系統(tǒng)看上去可能在某些地方會(huì)有缺少，但是不會(huì)造成上面提到的那種現(xiàn)象。

Q6. 什么時(shí)候用Slice-based RPM，什么時(shí)候又用Grid-based RPM呢？
A6. 如果RPM中包含既有Slice又有乘法器、DSP48、BRAM等器件的時(shí)候，就用Grid。如果RPM中只含有Slice，那么兩種都可以使用，但是用Slice-based更簡單一點(diǎn)，因?yàn)樗腦和Y坐標(biāo)都是逐個(gè)增加的。

Q7. 有什么工具可以用來做RPM？
A7. FloorPlanner和PlanAhead都可以生成包含RPM的UCF。我們也可以自己將一些約束添加到VHDL/Verilog中去。RPM規(guī)模較小時(shí)，后者更方便。用FPGA Editor生成DIRT約束時(shí)，也會(huì)同時(shí)產(chǎn)生相關(guān)路徑RPM的約束。

Q8. 通常RPM都是多大規(guī)模？
A8. 通常RPM只是規(guī)定關(guān)鍵路徑的位置，因此不會(huì)很大。比如3-5個(gè)寄存器之間的位置關(guān)系、BRAM和輸出數(shù)據(jù)的第一級(jí)寄存器的位置關(guān)系等等，這些都不涉及到很多的元件。當(dāng)然FloorPlanner可以把整個(gè)已布局的設(shè)計(jì)都導(dǎo)出成RPM，但個(gè)人以為沒多大用處。

Q9. 用FloorPlanner建RPM的流程是什么？
A9. 參見Xapp422

Q10. 用PlanAhead建RPM的流程是什么？
A10. 導(dǎo)出Pblock就行。詳細(xì)文檔可以查閱PlanAhead User Guide。

Q11. 手動(dòng)寫RPM的約束會(huì)很難嗎？
A11. 其實(shí)更簡單更方便。一個(gè)例子：

(* RLOC = "X1Y2" *)
reg e_reg;

另一個(gè)例子：

(* RLOC = "X0Y1" *)
FDCPE #(
.INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
) FDCPE_a (
.Q(a_reg), // Data output
.C(clk), // Clock input
.CE(1'b1), // Clock enable input
.CLR(reset), // Asynchronous clear input
.D(a), // Data input
.PRE(1'b0) // Asynchronous set input
);

Q12. RPM的語法是什么？
A12. 最基本的就是RLOC約束的用法。參考Constraint Guide.

Q13. RPM有沒有什么輔助約束？
A13. RLOC_ORIGIN和RLOC_RANGE可以規(guī)定把某個(gè)RPM放在設(shè)計(jì)中的某個(gè)位置。 RPM可以建組（H_SET, U_SET, HU_SET）。幾個(gè)寄存器放在一個(gè)Slice里的時(shí)候，可以用BEL規(guī)定某個(gè)寄存器的位置，甚至還可以用LOCK_PINS約束規(guī)定某個(gè)寄存器IO的位置。這些約束的定義都在Constraint Guide中。

Q14. 怎么做DIRT呢？
A14. 打開FPGA Editor，打開布局布線好的ncd文件，選擇Tools --> Directed Routing Constraints...， 選中關(guān)心的網(wǎng)線，生成UCF或?qū)⒓s束顯示在FPGA Editor Console中，然后復(fù)制到HDL代碼或UCF中。更詳細(xì)的流程參考Constraint Guide -->DIRT.

Q15. 怎么做Hard Macro呢？
A15. 還是用FPGA Editor。將NCD存成NMC， 刪除不關(guān)心的邏輯，包括所有IO。與外部邏輯交互的端口通過Edit --> Add Hardmacro External Pin 添加Hard Macro Pin. 更詳細(xì)的流程參考AR10901.

Q16. 怎么用Hard Macro呢？
A16. 在設(shè)計(jì)源代碼中要使用Hard Macro的地方，就用一個(gè)Black Box就可以了。NMC文件放在工程目錄下。