賽靈思UltraScale器件的28 Gbps 背板功能讓網(wǎng)絡(luò)能夠以1 Tbps 的速率運(yùn)行。

兩年前，IEEE 的一篇報道指出，根據(jù)當(dāng)時發(fā)展趨勢，通信網(wǎng)絡(luò)在2015 年需要支持1Tbps 的容量要求，到2020 年則需要支持10 Tbps 的傳輸能力。根據(jù)2012 年的這份報告，明年將有近150 億臺固網(wǎng)和移動網(wǎng)絡(luò)設(shè)備，其中包括機(jī)器間的互聯(lián)。對于光傳輸網(wǎng)絡(luò)（OTN）應(yīng)用，核心節(jié)點(diǎn)的每波長帶寬到2015 年預(yù)計將達(dá)到100G 到400G，2020 年將提升到近400G 到1T。

賽靈思Virtex? UltraScale ? All Programmable FPGA 是高端FPGA 系列的擴(kuò)展，可支持1Tbps 系統(tǒng)的實(shí)現(xiàn)。Virtex UltraScale 系列具有前所未有的高性能、系統(tǒng)集成度和帶寬，適用于有線通信、測試測量、航空航天與軍用以及數(shù)據(jù)中心等各種不同應(yīng)用。

很多公司都表示了對1Tb 網(wǎng)絡(luò)應(yīng)用的需求。這些應(yīng)用要求收發(fā)器能夠直接驅(qū)動25G/28G 背板，以解決可布線性、串?dāng)_、差分插入損耗和阻抗匹配等問題。而Virtex UltraScale 器件則完美解決了這些難題，無需重定時器即可支持25G/28G 背板操作，從而實(shí)現(xiàn)了對1Tbps 應(yīng)用的支持。

使用外部重定時器會產(chǎn)生可靠性問題，同時還需要占用大量非常昂貴的PCB板級空間。

實(shí)例1-Tbps設(shè)計

圖1 是可能的通用1Tbps 系統(tǒng)的高層次方框圖。從圖中可以看到，多個帶寬低于1Tb 的支路板（此圖中有兩個）通過在運(yùn)行速率為25G/28G 的背板與一個1T 線卡相連。

圖2、3 和4 是三種可能的1Tbps以太網(wǎng)和OTN 應(yīng)用的更詳細(xì)的方框圖, 它們?nèi)恳訴irtex UltraScaleFPGA 為基礎(chǔ)進(jìn)行構(gòu)建。33 GbpsGTY 收發(fā)器可能與CFP2/4 LR4 光學(xué)模塊以及 25G/28G 背板連接。根據(jù)圖示，16 Gbps GTH 收發(fā)器與高速存儲器相連。

這些1T應(yīng)用必須依賴于支持25G/28G的背板收發(fā)器才能實(shí)現(xiàn)。帶10G鏈路的背板會面臨可布線性、串?dāng)_、差分插入損耗和阻抗匹配等問題。

這些1T應(yīng)用必須依賴于能直接在背板上以25G/28G直接運(yùn)行的FPGA才能實(shí)現(xiàn)。使用外部重定時器會產(chǎn)生可靠性問題，同時還會占用大量非常昂貴的PCB板級空間。背板重定時器為附加組件，必須部署在線卡和支路板上。背板重定時器運(yùn)行所需的電壓調(diào)節(jié)模塊、配電網(wǎng)絡(luò)、直流阻斷帽和參考時鐘都會占用這些PCB的板級空間。

可布線行問題

在這些實(shí)例中，我們展示了以25G/28G在背板上運(yùn)行的40個信道，總帶寬為40 x 25 Gbps = 1 Tbps。背板厚度通常約為0.25英寸，這主要取決于兩個因素：連連接器壓裝(press-fitting)的機(jī)械要求，以及對于多個信道路由支持的需要。如背板接口僅支持10 Gbps操作，則信道數(shù)需要增加為原來的2.5倍。對于每個1Tbps線卡和支路板，這樣會將背板信道數(shù)量從40增加到100。如系統(tǒng)需要25個支路板和線卡，最終所需的信道總數(shù)則為100 x 25 = 2,500。這會對路由造成很大的挑戰(zhàn)。

使用背板介電材料如松下的介電常數(shù)約為3.65且標(biāo)準(zhǔn)導(dǎo)線寬度為7 mil的Megtron-6，我們發(fā)現(xiàn)每個差分帶狀線對的堆疊高度為：每100Ω的差分奇模阻抗對應(yīng)16密耳。

假定背板連接器間距通常為2mm，則每層的連接器引腳之間可以部署1 個信道。因此，背板每層能夠支持每層每個連接器10 個信道（發(fā)送+ 接收）。對于25 Gbps，通常需要16個布線層， 總板厚度為16 密耳 x 16 布線層 = 0.256 英寸。對于10 Gbps，厚度為0.640 英寸（16 x 2.5 = 40 個布線層，總板厚度為16 密耳 x 40 層= 0.640 英寸）。但是，背板最大厚度通常由通路孔的深度位寬比決定。典型的通路孔直徑為 15 密耳，標(biāo)準(zhǔn)深度位寬比為25:1。這意味著背板厚度上限約為14 x25 = 350 密耳。因此，10G 背板無法支持1T 應(yīng)用。

串?dāng)_問題

對于1T 應(yīng)用而言，25G 背板相對于10G 背板的另一個關(guān)鍵優(yōu)勢是串?dāng)_。串?dāng)_通常由于信道距離導(dǎo)致的。背板信道越多，發(fā)生串?dāng)_的幾率就越高。因此，帶有1000 個25G 信道的背板比帶有2500 個10G 信道的背板發(fā)生串?dāng)_的幾率更低。

但是，大多數(shù)介電材料都并非完全同質(zhì)，因此都會具有遠(yuǎn)端串?dāng)_（FEXT）效應(yīng)。此外，在背板連接器周圍的通路孔區(qū)域發(fā)生的串?dāng)_通常都是遠(yuǎn)端串?dāng)_。

由于背板系統(tǒng)的串?dāng)_既有近端串?dāng)_（NEXT）又有遠(yuǎn)端串?dāng)_（FEXT）效應(yīng)，設(shè)計師必須謹(jǐn)慎降低與總噪聲預(yù)算相關(guān)的串?dāng)_噪聲成分。敏感器件和干擾源網(wǎng)絡(luò)之間即存在互電容Cm（電場），又存在互感Lm（磁場）?；ジ袝谂c干擾源網(wǎng)絡(luò)相對的敏感器件線路上感應(yīng)產(chǎn)生電流（楞次定律）。互電容會通過互電容傳遞在敏感器件線路上的雙向電流。近端和遠(yuǎn)端敏感器件線路上的電流一起產(chǎn)生NEXT 和FEXT 效應(yīng)。

I(Next) = I(Cm) + I(Lm) while I(Fext)= I(Cm) – I(Lm).

NEXT 永為正數(shù)。FEXT 即可為正，也可為負(fù)。

差分插入損耗

信道的插入損耗是建立可靠鏈路時的重要參數(shù)。IL 取決于兩個因素：連接器損耗和介電損耗。使用如松下Megatron-6 等介電材料時，切線損耗為0.004。圖5 顯示了1 米長走線的插入損耗。表面粗糙度為1 微米（超低截面）。由于背板的最大厚度為0.350 英寸，10G 背板的走線寬度已經(jīng)降至只有3 密耳寬，以允許在0.350 英寸厚的背板上鋪設(shè)40 層布線，同時將差分奇模阻抗維持在100Ω。對于25G 背板，走線寬度為7 密耳，可以在最大厚度為0.350 英寸的背板上鋪設(shè)16 層布線。

圖5 顯示，10G 背板的差分插入損耗高于25G 背板。這是因?yàn)?0G 背板在最大背板寬度內(nèi)增加了布線層數(shù)，從而導(dǎo)致走線寬度更窄。

我們已經(jīng)指出，Virtex UltraScale 器件能支持無需重定時器的25G/28G 背板操作，從而支持1Tbps的應(yīng)用。這些未來的1Tbps 應(yīng)用要求接收器能夠直接驅(qū)動25G/28G 背板，以解決可布線性、串?dāng)_、差分插入損耗和阻抗匹配問題。過多的布線層數(shù)、更大的連接器以及與通路孔深度位寬比相關(guān)的制造可靠性問題都會有一定影響。