4 系統(tǒng)FPGA 功能設(shè)計(jì)

系統(tǒng)各模塊FPGA 設(shè)計(jì)是水下三維場(chǎng)景實(shí)時(shí)成像系統(tǒng)的核心，一共包括3 個(gè)部分：子板FPGA 設(shè)計(jì)，主板高性能FPGA 設(shè)計(jì)和主板接口FPGA 設(shè)計(jì)。

4.1 子板FPGA 設(shè)計(jì)

子板FPGA 主要完成ADC 芯片的控制、數(shù)據(jù)的采集、24 點(diǎn)離散傅里葉變換(Discrete Fourier Transform, DFT)運(yùn)算與主信號(hào)處理板的通信等功能。如圖3 所示，在子板FPGA中，A/D 采樣控制模塊從48 個(gè)通道串行讀取數(shù)據(jù)，并分存在6 個(gè)大小均為6 KB 的雙口RAM 內(nèi)。數(shù)據(jù)處理模塊按通道順序，依次從6 個(gè)RAM 中讀出24 個(gè)采樣點(diǎn)，并對(duì)采樣數(shù)據(jù)進(jìn)行DFT 計(jì)算，計(jì)算得到一個(gè)頻點(diǎn)為300 kHz 的DFT值。數(shù)據(jù)轉(zhuǎn)換與發(fā)送模塊按通道順序讀取DFT 計(jì)算結(jié)果，將單端信號(hào)轉(zhuǎn)成差分信號(hào)，通過(guò)LVDS 接口將數(shù)據(jù)上傳。同時(shí)FPGA 通過(guò)SPI 接口向D/A 轉(zhuǎn)換器發(fā)送數(shù)據(jù)，經(jīng)轉(zhuǎn)換后的模擬信號(hào)輸出TVG 控制信號(hào)，以控制采樣信號(hào)壓縮比。

4.2 主板高性能FPGA設(shè)計(jì)

為了實(shí)現(xiàn)對(duì)48×48 路信號(hào)的大規(guī)模數(shù)據(jù)處理，最終完成128×128 個(gè)波束形成， 系統(tǒng)選擇了高性能的Xilinx Virtex-5 系列FPGA。由于系統(tǒng)數(shù)據(jù)運(yùn)算量很大，任何一塊FPGA 都無(wú)法獨(dú)立完成，因此根據(jù)最終形成的波束數(shù)，將采集數(shù)據(jù)平均分配給4 塊FPGA 同步進(jìn)行處理與計(jì)算，并通過(guò)彼此的數(shù)據(jù)交互完成波束形成，如圖4 所示。

每塊Virtex-5 從12 塊子板接收數(shù)據(jù)后儲(chǔ)存。一級(jí)波束形成模塊從數(shù)據(jù)存儲(chǔ)模塊讀取數(shù)據(jù)，計(jì)算形成12 條線性陣在一個(gè)方向上的波束，并將數(shù)據(jù)存儲(chǔ)。一級(jí)波束形成的中間數(shù)據(jù)有1/4 結(jié)果被保留，其他3/4 通過(guò)自定義高速差分對(duì)數(shù)據(jù)線傳遞給其他3 塊Virtex-5，同時(shí)每塊Virtex-5 從其他3 塊Virtex-5 得到中間波束。二級(jí)波束形成模塊從中間數(shù)據(jù)存儲(chǔ)模塊讀取數(shù)據(jù)，計(jì)算形成12 條線性陣在另一個(gè)方向上的波束。每塊Virtex-5 共完成32×128 個(gè)波束形成。最終數(shù)據(jù)經(jīng)DDR2 緩存，通過(guò)2 對(duì)差分傳輸線傳輸給主板接口FPGA。

數(shù)據(jù)存儲(chǔ)模塊和中間數(shù)據(jù)存儲(chǔ)模塊都分配1 個(gè)雙口RAM，1 個(gè)作為數(shù)據(jù)接收緩存的FIFO 和1 個(gè)作為數(shù)據(jù)發(fā)送的FIFO。DDR2 控制器由DDR2_WR 模塊和FPGA 內(nèi)部DDR2 讀寫(xiě)控制IP 核組成，數(shù)據(jù)流如圖5 所示。DDR2_WR模塊按照一定的順序從寫(xiě)入數(shù)據(jù)FIFO 中讀出12 塊子板的波束形成結(jié)果，并按照讀取的先后順序?qū)懭隓DR2 中，讀出數(shù)據(jù)FIFO 在寫(xiě)DDR2 操作的間隙從DDR2 中讀出數(shù)據(jù)。

嵌入式處理器PowerPC 通過(guò)系統(tǒng)I2C 總線對(duì)每塊Virtex-5 的寄存器進(jìn)行讀寫(xiě)操作，修改TVG 參數(shù)，并通過(guò)
Virtex-5 將TVG 參數(shù)發(fā)送給每塊子板，達(dá)到對(duì)每個(gè)采樣模塊進(jìn)行增益控制的功能。

4.3 主板接口FPGA 設(shè)計(jì)

主板接口FPGA 負(fù)責(zé)將4 片主板高性能FPGA 上傳的數(shù)據(jù)合并，便于PowerPC 讀取。PowerPC 控制FPGA 生成脈沖信號(hào)，驅(qū)動(dòng)系統(tǒng)發(fā)射聲學(xué)信號(hào)，并通過(guò)FPGA 控制子板開(kāi)始采集數(shù)據(jù)。數(shù)據(jù)匯總完成后生成中斷信號(hào)，PowerPC根據(jù)中斷信號(hào)讀取數(shù)據(jù)。具體工作流程如圖6 所示。

5 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)軟件設(shè)計(jì)分為2 個(gè)部分完成：(1)在PowerPC 上完成的嵌入式操作系統(tǒng)移植與應(yīng)用軟件開(kāi)發(fā)；(2)在主控PC上完成的實(shí)時(shí)可視化顯示系統(tǒng)設(shè)計(jì)。

5.1 PowerPC 軟件設(shè)計(jì)

嵌入式處理器PowerPC 采用嵌入式Linux 操作系統(tǒng)為核心，完成整個(gè)操作系統(tǒng)的移植、系統(tǒng)啟動(dòng)代碼開(kāi)發(fā)、驅(qū)動(dòng)程序開(kāi)發(fā)和應(yīng)用程序開(kāi)發(fā)等多層次任務(wù)。系統(tǒng)構(gòu)架如圖7所示。

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系統(tǒng)構(gòu)架分為3 個(gè)層次：(1)完成系統(tǒng)Boot loader 開(kāi)發(fā)，以及文件系統(tǒng)鏡像、啟動(dòng)腳本等。(2)在操作系統(tǒng)上開(kāi)發(fā)1 000 兆以太網(wǎng)驅(qū)動(dòng)、TVG 驅(qū)動(dòng)、FPGA 驅(qū)動(dòng)、時(shí)鐘驅(qū)動(dòng)。(3)應(yīng)用程序?qū)崿F(xiàn)與主控PC 和主板等數(shù)據(jù)交互、數(shù)據(jù)處理、網(wǎng)絡(luò)通信、命令交互、TVG 控制、參數(shù)設(shè)置、代碼更新、時(shí)鐘傳輸?shù)裙δ堋?/p>

5.2 實(shí)時(shí)可視化顯示系統(tǒng)設(shè)計(jì)

實(shí)時(shí)可視化顯示系統(tǒng)的全部功能一共可以劃分為4 個(gè)部分，如圖8 所示。

數(shù)據(jù)模塊通過(guò)網(wǎng)絡(luò)接收相控陣上傳的數(shù)據(jù)，一方面直接對(duì)數(shù)據(jù)進(jìn)行實(shí)時(shí)可視化處理，另一方面將數(shù)據(jù)保存以用于離線處理。三維建模模塊是本系統(tǒng)的主要功能模塊，單幀匹配是將相鄰點(diǎn)連接成三角面片，使點(diǎn)集形成拓?fù)浣Y(jié)構(gòu)[11]。精確配準(zhǔn)是采用鄰近點(diǎn)迭代(Iterated Closest Point,ICP)算法把點(diǎn)集擺放在更加合適的位置[12]。圖像拼接是使輸入的新幀與舊幀融合成一幀更加完整的圖像。在參數(shù)控制模塊分別對(duì)三維建模模塊和顯示模塊進(jìn)行參數(shù)控制。顯示模塊是將單幀匹配結(jié)果顯示在小窗口中，將全局配準(zhǔn)和拼接結(jié)果顯示在大窗口中，各窗口皆具有交互顯示功能。其中，參數(shù)控制模塊包括聲納控制、算法管理和顯示方式控制。聲納控制包括測(cè)量量程和采集模式控制，算法管理包括配準(zhǔn)精度和拼接分辨率控制，顯示方式包括配色方案和幀率控制。