摘要: 提出了一種基于FPGA 的雷達(dá)回波實(shí)時(shí)模擬器的實(shí)現(xiàn)方法。該模擬器采用cPCI 標(biāo)準(zhǔn)總線， 以FPGA 為核心計(jì)算單元， 配有高速數(shù)模、模數(shù)轉(zhuǎn)換模塊， 可實(shí)現(xiàn)雷達(dá)回波信號(hào)實(shí)時(shí)在線注入模擬。該模擬器可實(shí)現(xiàn)多種體制下復(fù)雜回波的模擬，具有很好的工程應(yīng)用價(jià)值。

雷達(dá)回波模擬器能夠在實(shí)驗(yàn)室環(huán)境下模擬產(chǎn)生雷達(dá)實(shí)際工作中所接收到的回波信號(hào)， 在雷達(dá)系統(tǒng)設(shè)計(jì)、調(diào)試、測(cè)試、訓(xùn)練和維護(hù)等工作中發(fā)揮著不可替代的作用[ 1-3]。隨著電子技術(shù)的日益進(jìn)步， 雷達(dá)系統(tǒng)正在向多模式、多通道、高分辨等方向發(fā)展， 對(duì)模擬器的通用性、實(shí)時(shí)性等指標(biāo)提出了更高的要求[ 4]。

模擬器通常可以分為軟件模擬、硬件模擬及軟硬結(jié)合等三種實(shí)現(xiàn)方式。軟件模擬具有成本低、靈活性強(qiáng)等優(yōu)點(diǎn)，但實(shí)時(shí)性差，一般不能直接用于雷達(dá)系統(tǒng)的實(shí)時(shí)調(diào)試和測(cè)試[5]。硬件模擬通常采用波存儲(chǔ)回放技術(shù)，實(shí)時(shí)性好，但通用性差，不能滿足參數(shù)復(fù)雜多變的情況[6-7]。軟硬結(jié)合方式以通用計(jì)算機(jī)為主控平臺(tái)， 以高性能嵌入式處理器為運(yùn)算單元,在具有良好實(shí)時(shí)性的同時(shí)，能夠適應(yīng)復(fù)雜的仿真環(huán)境,是應(yīng)用最為廣泛的模擬方式[5,8]。

FPGA 作為高性能數(shù)字信號(hào)處理系統(tǒng)中的關(guān)鍵器件， 在雷達(dá)信號(hào)模擬中有著巨大的開發(fā)潛能[ 9-11]。然而，受制于開發(fā)難度與開發(fā)周期， 在傳統(tǒng)的模擬器中，F(xiàn)PGA
多用于邏輯功能、時(shí)序信號(hào)和對(duì)外接口的控制， 其強(qiáng)大的并行處理能力沒有得到充分利用。

本文以FPGA 為核心構(gòu)建了一種通用的雷達(dá)回波信號(hào)實(shí)時(shí)模擬系統(tǒng)。該系統(tǒng)采用FPGA 作為回波信號(hào)模擬的運(yùn)算單元， 充分利用了FPGA 資源豐富、并行處理能力強(qiáng)的特點(diǎn)， 提高了系統(tǒng)的實(shí)時(shí)性； 采用System Generator開發(fā)回波模擬程序， 大大降低了開發(fā)難度， 并顯著縮短了研制周期。采用標(biāo)準(zhǔn)工業(yè)總線及模塊化設(shè)計(jì)， 通用性、兼容性和可擴(kuò)展性強(qiáng)， 可以應(yīng)用于不同體制、不同規(guī)模的雷達(dá)系統(tǒng)模擬中。

1 系統(tǒng)方案

通用雷達(dá)回波實(shí)時(shí)模擬器（ 以下簡(jiǎn)稱“ 模擬器” ） 由上位機(jī)、微波鏈路和回波模擬單元組成， 系統(tǒng)框圖如圖1 所示。上位機(jī)實(shí)現(xiàn)人機(jī)交互、系統(tǒng)控制、狀態(tài)監(jiān)視等功能。微波鏈路包括下變頻和上變頻模塊， 用于實(shí)現(xiàn)射頻信號(hào)與中頻信號(hào)的轉(zhuǎn)換?；夭M單元完成中頻信號(hào)采集、數(shù)字下變頻（DDC） 、目標(biāo)模擬、雜波模擬、干擾模擬、數(shù)字上變頻（DUC） 和數(shù)模轉(zhuǎn)換等操作， 是整個(gè)系統(tǒng)的核心模塊。

模擬器遵循標(biāo)準(zhǔn)結(jié)構(gòu)規(guī)范， 采用cPCI 標(biāo)準(zhǔn)總線， 可根據(jù)實(shí)際需求擴(kuò)展系統(tǒng)規(guī)模， 為工程應(yīng)用提供了便利。為了適應(yīng)不同速率、不同類型的信號(hào)傳輸， 系統(tǒng)內(nèi)部采用多種互聯(lián)方式。PCI 總線用于傳輸控制命令及慢速信號(hào)， 自定義總線用于高速數(shù)據(jù)流的傳輸， 同步定時(shí)總線用于系統(tǒng)的時(shí)序控制， 如圖2 所示。

作為模擬器的重要組成部分， 回波模擬單元以高性能FPGA 為核心構(gòu)建， 用于實(shí)現(xiàn)DDC、回波模擬、DUC 等功能； 同時(shí)配以高速A/D 和D/A 芯片， 用于信號(hào)采集與回波信號(hào)的播放?；夭M單元由多塊信號(hào)處理板組成，單板的邏輯框圖如圖3 所示，F(xiàn)PGA 采用2 片Xilinx 公司的XC6VLX240T 。芯片采用40 nm技術(shù)， 密度高、功耗小， 片上具有豐富的邏輯和I/O 資源， 并集成了大量的信號(hào)處理單元（DSP48E） ， 能夠滿足復(fù)雜的回波模擬運(yùn)算及對(duì)外接口的需求。兩片F(xiàn)PGA 通過自定義互聯(lián)接口實(shí)現(xiàn)高速數(shù)據(jù)通信， 用于傳輸中間結(jié)果。ADC 采用ADC08D1500 ， 最高采樣率可達(dá)1.5 GHz ， 可以滿足中頻寬帶信號(hào)的采樣要求。DAC 采用ADI 公司的AD9736 ，最高時(shí)鐘頻率為1.2 GHz, 具有良好的輸出信號(hào)性能。

2 FPGA 模擬軟件設(shè)計(jì)與實(shí)現(xiàn)

雷達(dá)回波信號(hào)是目標(biāo)回波、雜波、干擾以及噪聲等疊加后的結(jié)果。不同的雷達(dá)體制， 對(duì)目標(biāo)、雜波、噪聲及干擾的建模方法有所不同。對(duì)于雷達(dá)導(dǎo)引頭， 可以僅考慮單點(diǎn)目標(biāo)， 只需模擬目標(biāo)的速度、加速度、距離和功率等信息即可。對(duì)于復(fù)雜的高分辨雷達(dá)系統(tǒng)，則要求模擬器能夠更為細(xì)致地模擬目標(biāo)回波信號(hào)， 如動(dòng)目標(biāo)、一維距離像及面目標(biāo)等。

圖4 給出了目標(biāo)回波模擬軟件的功能框圖。該軟件可以模擬點(diǎn)目標(biāo)以及擴(kuò)展目標(biāo)的回波信號(hào)。中頻輸入信號(hào)在完成DDC 后作為回波模擬的基帶基準(zhǔn)數(shù)據(jù)， 同時(shí)用于確定波門和載頻。多普勒計(jì)算模塊根據(jù)設(shè)定的目標(biāo)運(yùn)動(dòng)信息及測(cè)頻結(jié)果計(jì)算每個(gè)目標(biāo)的多普勒頻率。波門信息與目標(biāo)延遲信息相結(jié)合， 用于確定回波信號(hào)的位置。復(fù)乘模塊在基準(zhǔn)數(shù)據(jù)上加入延遲、多普勒調(diào)制和幅度調(diào)制后得到基帶回波數(shù)據(jù)， 再經(jīng)過DUC 后通過DAC播放， 即可得到中頻回波數(shù)據(jù)。

由于信號(hào)處理板卡具有2 片F(xiàn)PGA， 因此需要將上述各運(yùn)算模塊分別映射到相應(yīng)的FPGA 中。如圖4 所示， 第一個(gè)FPGA 實(shí)現(xiàn)數(shù)字下混頻、測(cè)頻、延遲復(fù)乘等功能， 第二個(gè)FPGA 實(shí)現(xiàn)擴(kuò)展散射點(diǎn)延遲、各點(diǎn)相對(duì)多普勒復(fù)乘、數(shù)字上混頻等功能， 產(chǎn)生一個(gè)簡(jiǎn)單目標(biāo)或一個(gè)擴(kuò)展目標(biāo)。為了降低開發(fā)難度、縮短開發(fā)周期， 運(yùn)算模塊均采用System Generator 開發(fā)。

噪聲模擬的實(shí)現(xiàn)方法如圖5 所示。首先產(chǎn)生高斯白噪聲隨機(jī)序列，F(xiàn)FT 后根據(jù)噪聲帶寬進(jìn)行加窗，得到噪聲序列的頻譜，然后做IFFT，得到時(shí)域模板序列。對(duì)這個(gè)模板序列進(jìn)行隨機(jī)移位疊加， 最后根據(jù)測(cè)頻結(jié)果進(jìn)行DUC，將噪聲移到一定的載頻上。根據(jù)實(shí)際噪聲帶寬的需求，可以選擇不同寬度的窗函數(shù)，控制調(diào)頻噪聲的帶寬。

雜波/箔條干擾信號(hào)模擬采用發(fā)射脈沖與雜波/箔條干擾數(shù)據(jù)卷積的方法進(jìn)行模擬。雜波/箔條干擾數(shù)據(jù)模型由上位機(jī)計(jì)算，然后下載到海量存儲(chǔ)板。仿真時(shí)，信號(hào)處理模塊從海量存儲(chǔ)板讀取雜波/箔條干擾數(shù)據(jù)， 與發(fā)射信號(hào)進(jìn)行卷積，得到雜波/箔條干擾回波信號(hào)。雜波/箔條干擾信號(hào)模擬實(shí)現(xiàn)原理框圖如圖6 所示。雜波/箔條干擾信號(hào)模擬通常采用3 塊信號(hào)處理板，配合3 路微波上變頻，完成和通道、方位差通道、俯仰差通道的雜波模擬。

將上述運(yùn)算過程生成的目標(biāo)回波、噪聲、雜波和干擾信號(hào)疊加后， 即可得到最終的雷達(dá)回波信號(hào)。

3 系統(tǒng)驗(yàn)證

分別采用連續(xù)波信號(hào)和脈沖信號(hào)對(duì)系統(tǒng)的功能和性能進(jìn)行測(cè)試。連續(xù)波狀態(tài)下， 需要測(cè)試模擬器的輸出功率、雜散抑制、動(dòng)態(tài)范圍、多普勒信號(hào)控制性能等指標(biāo)。脈沖狀態(tài)下， 需要測(cè)試模擬器的模擬精度、多目標(biāo)及干擾模擬能力等指標(biāo)。

圖7 給出了連續(xù)波狀態(tài)下某典型頻率的輸出信號(hào)實(shí)測(cè)結(jié)果?？梢钥闯觯?輸出點(diǎn)頻信號(hào)的頻率與輸入信號(hào)相差所設(shè)定的多普勒頻率， 雜散電平很低， 滿足一般雷達(dá)系統(tǒng)的要求。表1 給出了主要指標(biāo)的實(shí)測(cè)結(jié)果， 包括輸出功率、、雜散抑制、輸出動(dòng)態(tài)范圍、多普勒信號(hào)頻率范圍與多普勒頻率精度等。

圖8 給出了脈沖狀態(tài)下的輸出信號(hào)， 表2 給出了主要指標(biāo)的實(shí)測(cè)結(jié)果。

本文介紹了一種基于FPGA 嵌入式系統(tǒng)的雷達(dá)回波實(shí)時(shí)模擬器。利用FPGA 資源豐富、并行運(yùn)算能力強(qiáng)的優(yōu)點(diǎn)， 提高了系統(tǒng)的集成度與實(shí)時(shí)性； 采用System Generator開發(fā)FPGA 軟件， 大大降低了開發(fā)難度與開發(fā)周期； 通過靈活配置FPGA 軟件， 可以實(shí)現(xiàn)不同體制雷達(dá)回波的模擬， 具有較強(qiáng)的通用性和擴(kuò)展性。實(shí)驗(yàn)結(jié)果表明， 該模擬器能夠滿足雷達(dá)系統(tǒng)半實(shí)物仿真的需求， 其相關(guān)技術(shù)代表了雷達(dá)回波模擬器未來發(fā)展的一個(gè)方向，并可應(yīng)用于其他類型的回波模擬中。