基于Zynq器件的嵌入式開發(fā)時，我們不可避免地需要規(guī)劃設計使用什么樣類型和多大地內(nèi)存與FLASH，本文就ZYNQ器件的存儲控制器作一個拋磚引玉的描述，以期大家對它有個基本了解，如有不當或需要補充之處歡迎大家發(fā)言指出。

Zynq器件主要包括三種類型的存儲控制接口：

① DDR控制器，主要特性如下：

·支持DDR3、DDR2、LPDDR2；

·支持位寬為16比特或32比特，位寬為16比特時支持ECC。

·使用多達73個PS專用引腳。

·模塊支持：32比特位寬：4 x 8b， 2 x 16b， 1 x 32b

16比特位寬：2 x 8b， 1x 16b

·1.5v的DDR3最大速率支持到533 MHz（DDR1333）

·1.8v的DDR2最大速率支持到400 MHz（DDR800）

·1.2v的LPDDR2最大速率支持到400 MHz（DDR800）

·具有4個DDR控制端口，1個給PS專用，2個PL專用，1個外設/DMA/PL/PS共享。

·不支持DIMM

DDR控制器的框圖如下：

主要包括三部分：

·DDRController Interface （DDRI），負責各個端口的讀寫請求和仲裁。

·DDR Controller Core （DDRC），負責對讀寫交易進行調(diào)度和排隊。

·DDRController PHY （DDRP），物理層，直接和DDR3，DDR2，LPDDR2器件通信。

② Quad‐SPI控制器，主要特性如下：

·100 MHz32-bit APB 3.0接口支持各種操作，如讀，寫，搽除等操作。

·100 MHz32-bit AXI讀接口時地址線性映射。

·讀操作時支持x1， x2 和x4速度。

·寫操作時支持x1和x4速度。

·主模式下最大SPI時鐘達到100MHz。

·帶有252字節(jié)的FIFO以最大化Quad‐SPI讀效率。

·支持最大容量為128Mb的Quad‐SPI器件。

·支持兩個Quad‐SPI器件并行使用。

Quad‐SPI控制器是系統(tǒng)外設互連（IOP）的一部分，如下圖示可以支持一到兩個QSPI FLASH：

注意當使用一個Quad‐SPI器件時，只能使用QSPI0，使用兩個Quad‐SPI器件時，要保證器件是同樣的（生產(chǎn)商和通信協(xié)議）。

Quad‐SPI控制器有兩種基本的使用模式：I/O模式和線性地址模式。

I/O模式：控制器只負責收發(fā)數(shù)據(jù)，需要軟件開發(fā)者熟悉FLASH器件的通信協(xié)議，軟件用四個TXD寄存器來寫數(shù)據(jù)和命令，從FLASH讀回來的數(shù)據(jù)存儲在一個接收寄存器。這種模式支持FLASH器件的所有操作，如讀操作，寫操作和搽除操作。

線性地址模式：這種模式消除了I/O模式需要軟件開發(fā)者自行發(fā)出讀寫命令的開銷，線性地址模式下由硬件發(fā)出對FLASH的讀命令并控制數(shù)據(jù)流向AXI總線接口，控制器響應AXI總線接口的請求，這仿佛把FLASH當作ROM存儲器來操作，開發(fā)者不用關心低層細節(jié)，這種模式常用于直接在FLASH上執(zhí)行代碼的情形。

Quad‐SPI控制器的框圖如下：

③ 靜態(tài)存儲控制器（Static Memory Controller （SMC）），能支持NAND Flash， NORFlash和SRAM。

NANDFlash控制器主要特性如下：

·支持8比特或16比特的數(shù)據(jù)寬度。

·符合ONFI specification 1.0標準

·16-word的讀和寫FIFO

·8-word的命令FIFO

·可編程的I/O周期時序

·ECC功能

·異步存儲器操作模式

Parallel SRAM/NOR控制器主要特性如下：

·8比特數(shù)據(jù)寬度，支持最大25個地址線。

·2個片選信號（24位地址模式）

·16-word的讀和寫FIFO

·8-word的命令FIFO

·可編程的I/O周期時序，兩個片選信號可分別設置

·異步存儲器操作模式

系統(tǒng)總線可以訪問到靜態(tài)存儲控制器SMC，但SMC的控制寄存器只能提過APB接口訪問，如下圖示：

注意使用SMC時可能占用比較多的MIO引腳，需要規(guī)劃好防止引腳沖突。

靜態(tài)存儲控制器（SMC）的框圖如下：

最后給出Zynq器件的存儲地址分配表：