2.2 千兆以太網(wǎng)協(xié)議分析FPGA 內(nèi)部設(shè)計

由于千兆以太網(wǎng)協(xié)議分析整個工程太大、邏輯控制太復(fù)雜、傳輸速率很高，根據(jù)設(shè)計需要，采用的是Xilinx公司的Virtex4 系列的XC4VLX40- 11FFG668C，使用VHDL 語言進(jìn)行編程，F(xiàn)PGA主要完成以下功能：
(1)完成10M、100M、1 000M三種速率的各種協(xié)議層的功能；
(2)幀錯誤和比特誤碼的插入和檢測統(tǒng)計功能；
(3)數(shù)據(jù)流以太網(wǎng)編/ 解幀、捕獲、過濾、各種性能指標(biāo)的計數(shù)器及累加功能；
(4)與BCM5421S、微處理器和存儲器(SRAM、SDRAM)之間數(shù)據(jù)傳送/ 接收的邏輯控制功能；
(5)與微處理器之間的數(shù)據(jù)與地址接口控制。

發(fā)送部分FPGA 設(shè)計包括幾個模塊：成幀器模塊、成幀控制信息及幀數(shù)據(jù)模塊、數(shù)據(jù)流模式發(fā)生器模塊、FIFO 模塊、地址譯碼及邏輯控制字電路模塊、誤碼插入電路模塊、地址發(fā)生器模塊、SRAM控制器模塊等。

CPU 總線分別對SRAM、FPGA 內(nèi)的DPRAM編寫數(shù)據(jù)流的幀數(shù)據(jù)及控制信息，通過SRAM控制器對SRAM進(jìn)行讀寫操作，由于以太網(wǎng)協(xié)議的幀長度是以字節(jié)為單位的，故需要把SRAM的32 位數(shù)據(jù)轉(zhuǎn)換為8 位,再進(jìn)行處理。在FPGA 內(nèi)設(shè)計一個32 位進(jìn)8 位出的FIFO 來實現(xiàn)，然后在以太網(wǎng)數(shù)據(jù)流成幀器模塊中根據(jù)數(shù)據(jù)流控制信息、數(shù)據(jù)流發(fā)送模式、錯誤及BIT 誤碼插入等控制信息把以字節(jié)為單位的數(shù)據(jù)流組成滿足各種要求的以太網(wǎng)幀。在成幀的同時，需要對發(fā)送的數(shù)據(jù)幀進(jìn)行8- bit 并行CRC 校驗產(chǎn)生一個32- bit 的校驗碼，根據(jù)幀格式要求加在數(shù)據(jù)幀的尾部，進(jìn)而通過8 比特輸出到接口芯片，由接口芯片進(jìn)行編碼輸出。具體實現(xiàn)框圖如圖4 的發(fā)送部分所示。其中，成幀器中包括前導(dǎo)碼生成模塊、MAC 地址生成模塊、協(xié)議選擇模塊、IP 地址生產(chǎn)模塊、數(shù)據(jù)域生成模塊等，前導(dǎo)碼長度可從4- 255 字節(jié)任意設(shè)置，MAC 地址、IP 地址可以設(shè)置五種生成模式：靜態(tài)、遞增、遞減、隨機(jī)及本端口（網(wǎng)關(guān)），數(shù)據(jù)域的設(shè)置包括固定字、用戶編輯、偽隨機(jī)圖形、遞減、遞增和隨機(jī)等。

數(shù)據(jù)流的控制信息都存儲在FPGA 中生成的DPRAM中，主要是用來設(shè)置每個數(shù)據(jù)流的控制信息，包括：數(shù)據(jù)流數(shù)據(jù)在SRAM中的存放地址、數(shù)據(jù)流長度、前導(dǎo)碼的長度、發(fā)送模式、MAC 地址的類型、IP 地址的類型、錯誤插入類型、幀間隔及下一個數(shù)據(jù)流控制信息在DPRAM的地址等。

接收部分的FPGA設(shè)計主要是用來處理BCM5421S接收的幀數(shù)據(jù)，對數(shù)據(jù)流進(jìn)行解幀、流量控制、性能統(tǒng)計、幀解碼、捕獲、過濾和觸發(fā)。其中，過濾和觸發(fā)包括源、目的MAC 地址，源、目的IP 地址，協(xié)議類型、幀類型錯誤、圖形1、2 等。接收的數(shù)據(jù)首先根據(jù)接口芯片監(jiān)測的數(shù)據(jù)速率確定是1 000M、100M還是10M信號，將數(shù)據(jù)流鎖存一個時鐘周期后送入FIFO 中，在數(shù)據(jù)寫入FIFO 時仍需記錄每一個數(shù)據(jù)幀的長度，讀取數(shù)據(jù)的時候一次讀出整個數(shù)據(jù)幀。MAC 層接收部分FPGA 設(shè)計包括幾個模塊：解幀器模塊、解幀控制信息模塊、捕獲、過濾、觸發(fā)模塊、地址譯碼及邏輯控制字電路模塊、幀錯誤及誤碼監(jiān)測電路模塊、地址發(fā)生器模塊、SDRAM控制器模塊等。具體實現(xiàn)框圖如圖5 的接收部分所示。解幀器模塊是成幀器的反過程，根據(jù)數(shù)據(jù)速率的要求選擇不同的時鐘計數(shù)器，首先識別前導(dǎo)碼，然后以前導(dǎo)碼結(jié)束為依準(zhǔn)，運(yùn)用計數(shù)器依次識別MAC 目的地址、MAC 源目的地址、幀協(xié)議類型、數(shù)據(jù)部分(根據(jù)識別后的幀協(xié)議類型的不同可以識別不同的幀結(jié)構(gòu)，如IP、TCP、UDP、IGMP、ICMP 等幀的幀頭部分)、CRC 校驗碼等幀結(jié)構(gòu)中的組成部分，然后分別鎖存在寄存器用于接收數(shù)據(jù)幀的解碼使用。

在接收數(shù)據(jù)的接收幀設(shè)計的過程中，分別設(shè)計了不同的計數(shù)器用來對接收幀個數(shù)、接收字節(jié)數(shù)、不同協(xié)議幀個數(shù)、不同錯誤幀個數(shù)等性能指標(biāo)進(jìn)行計數(shù)，通過軟件每0.5s 讀取一次，進(jìn)行累計或?qū)崟r統(tǒng)計顯示。

數(shù)據(jù)幀接收部分的捕獲、過濾、觸發(fā)模塊可完成對源、目的MAC 地址，源、目的IP 地址，協(xié)議類型，幀類型錯誤，圖形1、2 等指標(biāo)的捕獲、過濾和觸發(fā)功能的測試。幀錯誤及監(jiān)測電路模塊可以監(jiān)測發(fā)送部分所有能插入的幀錯誤類型，檢測CRC 校驗碼的設(shè)計程序與發(fā)送相同，接收數(shù)據(jù)經(jīng)過CRC 校驗程序計算以后與發(fā)送來的幀CRC 校驗碼比較，可以判斷接收的幀數(shù)據(jù)是否有FCS 錯誤。IP、TCP、UDP 頭校驗錯誤的監(jiān)測與FCS 錯誤監(jiān)測類似，不過程序計算校驗和的方法是采用二進(jìn)制反碼遠(yuǎn)算，需要校驗的首部按照16- bit 進(jìn)行相加，如果有進(jìn)位，就把進(jìn)位也加上，然后計算和，再取反，就得到校驗和了。地址譯碼及邏輯控制模塊主要是通過軟件對分配好的地址的寄存器進(jìn)行讀寫即可。

3 結(jié)束語

本文介紹的千兆以太網(wǎng)協(xié)議分析技術(shù)采用超大規(guī)模FPGA 設(shè)計技術(shù)成功實現(xiàn)千兆以太網(wǎng)數(shù)據(jù)的發(fā)送、接收、協(xié)議分析、記錄、統(tǒng)計等功能，設(shè)計了采集和存儲快速處理電路，實現(xiàn)了速率為10M/100M/1 000M、接口為光口和電口的以太網(wǎng)網(wǎng)絡(luò)測試功能，已經(jīng)成功應(yīng)用于某測試系統(tǒng)的千兆以太網(wǎng)測試模塊的設(shè)計中，并通過了嚴(yán)格的測試。