3．1 發(fā)送控制邏輯

發(fā)送控制邏輯的功能是控制幀、原語信號和原語序列的發(fā)送順序，使之符合光纖通道標準，主要包括保證連續(xù)幀之間具有足夠的間隔和在幀之間插入原語信號。

發(fā)送幀的CRC值也由發(fā)送控制邏輯計算，傳統(tǒng)的串行計算方法達不到要求的速率，這里采用并行CRC算法進行計算，每個時鐘有效沿可以計算32位數(shù)據(jù)，大大提高了數(shù)據(jù)吞吐量。

緩沖到緩沖流量控制也在發(fā)送控制邏輯中實現(xiàn)。發(fā)送控制邏輯維持一個計數(shù)器，表示當前已發(fā)送但還未被確認的幀的數(shù)目，每當發(fā)送1幀，計數(shù)器加1；當接收到 R_RDY原語信號時，計數(shù)器減1。如果這個值小于配置寄存器中的BB_Credit值，則表示可以繼續(xù)發(fā)送幀；否則，表明目標端口已經沒有可用的接收緩沖區(qū)，發(fā)送控制邏輯此時就不往外發(fā)出幀。

3．2 接收控制邏輯

8B／10B解碼出來的數(shù)據(jù)是字節(jié)數(shù)據(jù)，而所有的有序集都是字，因此需要在輸入的字節(jié)流中正確區(qū)分出字邊界。接收控制邏輯內部的字同步模塊和接收狀態(tài)機協(xié)同工作，實現(xiàn)這一功能。標準規(guī)定的接收機狀態(tài)轉換圖如圖4所示。

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3．3 8B／1 0B編解碼

傳統(tǒng)的編解碼方法由數(shù)字邏輯實現(xiàn)，主要是為了節(jié)省邏輯資源。由于FPGA內含有豐富的RAM，使其作為編解碼的載體既可以降低復雜程度又可以提高編解碼的速度，待編碼的數(shù)據(jù)作為地址線輸人，編碼數(shù)據(jù)存在RAM內從數(shù)據(jù)線輸出。

3．4 端口狀態(tài)機

作為鏈路級差錯檢測與恢復的核心，端口狀態(tài)機對收發(fā)鏈路的狀態(tài)進行監(jiān)測。每當鏈路狀態(tài)出現(xiàn)異常，端口狀態(tài)機就根據(jù)異常的起因啟動不同的鏈路恢復協(xié)議來對鏈路進行恢復。如果恢復失敗，那么端口狀態(tài)機就通過狀態(tài)寄存器向上層報告。出于版面的考慮，簡化的端口狀態(tài)機的狀態(tài)轉換圖如圖5所示。

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3．5 其他模塊

異步FIFO：由于接口控制芯片的接收部分使用從接收數(shù)據(jù)中恢復出來的時鐘，因此和芯片的主時鐘是異步的。當將接收到的數(shù)據(jù)交給其他工作于主時鐘的模塊處理時需要進行速率調整。異步FIFO用于實現(xiàn)這個功能。串并／并串轉換：高速的串并轉換對器件性能有較高要求。FPGA內部集成了專用的硬核 (RocketIO)用來實現(xiàn)這一功能，因此對其進行適當?shù)呐渲眉纯?。這樣節(jié)省了專用的串并轉換芯片。

配置寄存器存儲一系列的工作參數(shù)，如(R_T_TOV、E_D_TOV等)，復位后以默認值初始化寄存器。完成注冊后，使用新值更新寄存器。

光纖通道傳輸核通過狀態(tài)寄存器來表示自己當前所處的狀態(tài)(如在線、離線等)。

4 軟件設計

接口控制芯片的軟件部分負責進行參數(shù)協(xié)商和處理與端到端數(shù)據(jù)傳輸相關的事務，包括端口注冊和交換注冊、提供不同類型的服務、端到端流量控制、序列級差錯檢測和恢復。

為了簡化軟件的設計，以嵌人式Linux操作系統(tǒng)作為接口控制芯片的軟件運行環(huán)境。通過設計一系列的操作函數(shù)，實現(xiàn)整個軟件系統(tǒng)。最重要的函數(shù)包括：端口注冊函數(shù)、IU發(fā)送函數(shù)和接收幀處理函數(shù)。

4．1 端口注冊函數(shù)PLogin_in()

注冊包含端口注冊和交換注冊。兩種注冊的流程類似，這里僅分析端口注冊。系統(tǒng)啟動后，需要對芯片的工作參數(shù)進行配置，注冊函數(shù)根據(jù)用戶的配置選擇注冊方式。如果用戶指定隱式注冊，那么注冊函數(shù)從配置文件中讀取默認配置參數(shù)配置芯片；如果用戶指定顯式注冊，那么注冊函數(shù)發(fā)送注冊請求，等對方端口返回響應后，注冊函數(shù)用響應的數(shù)據(jù)配置參數(shù)。端口注冊函數(shù)的工作流程如圖6所示。

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4．2 IU發(fā)送函數(shù)Sen

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