1. FPGA開發(fā)流程：

　　●電路設計與設計輸入

　　●仿真驗證：利用Xilinx集成的仿真工具足矣

　　●邏輯綜合：利用XST（Xilinx Synthesis Tool）工具

　　●布局布線：利用Xilinx的Implementation Tool工具

　　●FPGA配置下載：利用iMPACT工具

　　2. 時序標注文件是指SDF（Standard Delay Format Timing Annotation）文件，在Xilinx公司的FPGA/CPLD設計中使用“.sdf”作為時序標注文件的擴展名，而在 Altera 公司的FPGA設計中使用“.sdo”作為時序標注文件的擴展名。它在仿真過程的主要作用就是在SDF標注文件中對每一個底層邏輯門提供了 3 種不同的延時值，分別是典型延時值、最小延時值和最大延時值，用于進行靜態(tài)時序分析（STA）仿真驗證。

　　3. 綜合在FPGA/CPLD設計中的作用是是將寄存器傳輸層的的結構描述轉化為邏輯層的結構描述，以及將邏輯層的結構描述轉化為電路的結構描述。綜合步驟的輸入是HDL源代碼，輸出是邏輯網表。

　　4. ModelSim仿真器是基于事件驅動的，它可以用來仿真Verilog語言，也可以用來仿真VHDL語言，同時也支持兩種語言的混合仿真。

　　5. 根據(jù)設計階段不同，仿真可以分為RTL行為級仿真、綜合后門級功能仿真和時序仿真等三大類型。

　　6. ModelSim提供的調試手段與工具有以下幾種：

　　●在源文件窗口中設置斷點或者單步執(zhí)行。

　　●觀察波形測量時間。

　　●在數(shù)據(jù)流窗口中瀏覽設計的物理連接。

　　●查看或者初始化存儲器。

　　●分析仿真效率。

　　●測試代碼覆蓋率。

　　●波形比較。

　　7. HDL Bencher的Xilinx版本可以支持VHDL語言輸入、Verilog HDL語言輸入和Xilinx原理圖輸入等3種輸入方法。

　　8. 實現(xiàn)（Implement）是將設計的邏輯網表信息轉換成所選器件的底層模塊與硬件原語，將設計映射到器件結構上，進行布局布線，達到在選定器件上實現(xiàn)設計的目的。

　　9. 實現(xiàn)主要分為3個步驟：

　　●轉換邏輯網表（Translate）：將多個設計文件合并為一個網表

　　●映射到器件單元（Map）：將網表中的邏輯符號（門）組裝到物理元件（CLB和IOB）中

　　●布局布線（Place&Route）：將元件放置到器件中，并將其連接起來，同時提取出時序數(shù)據(jù)，并生成各種報告

　　10. 實現(xiàn)前應該設計實現(xiàn)約束條件： 約束條件一般包括管腳鎖定、時鐘約束、全局時鐘、第二全局時鐘、分組約束和物理特性約束等信息。ISE中可以使用約束編輯器（Constraints Editor）生成約束文件（UCF）。

　　11. FPGA的設計指導原則：面積和速度的平衡與互換原則、硬件原則、系統(tǒng)原則、同步設計原則

　　12. ISE中的HDL Editor工具包括的Verilog和 VHDL 三大語言模板大致可以分為下列 4個項目：器件實例化、語法模板、綜合模板、用戶自定模板

　　13. XST（Xilinx Synthesis Technology）是Xilinx ISE內嵌的綜合工具。XST的輸入文件一般是HDL源文件，并且XST已經支持Verilog和VHDL混合語言源代碼輸入；XST的輸出文件是NGC網表，XST的報告文件是Log文件。

　　14. XST的綜合約束文件是XCF（XST Constraint File），而布局布線階段最重要約束文件是用戶約束文件UCF（User Constraint File）。

　　15. XST綜合主要分為以下3個步驟： HDL源代碼分析、HDL代碼綜合、底層優(yōu)化

　　16. Xilinx全局時鐘資源必須滿足的重要原則是：“使用IBUFG或IBUFGDS的充分必要條件是信號從專用全局時鐘管腳輸入”。即，當某個信號從全局時鐘管腳輸入，不論它是否為時鐘信號，都必須使用IBUFG或IBUFGDS；如果對某個信號使用了IBUFG或IBUFGDS硬件原語，則這個信號必定是從全局時鐘管腳輸入的。

　　17. BUFGP相當于IBUFG和BUFG的組合，所以BUFGP的使用也必須遵循上述的原則。

　　18. 全局時鐘資源的例化方法大概可分為兩種：在程序中直接例化全局時鐘資源、通過綜合階段約束或者實現(xiàn)階段約束完成對全局時鐘資源的使用

　　19. 簡述全局時鐘資源與第二全局時鐘資源的概念與基本使用方法。

　　同步時序電路基于時鐘觸發(fā)沿設計，對時鐘的周期、占空比、延時、抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA/CPLD設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。第二全局時鐘資源，也叫長線資源。它是分布在芯片的行、列的柵欄（Bank）上，一般采用銅、鋁工藝，其長度和驅動能力僅次于全局時鐘資源。與全局時鐘相似，第二全局時鐘資源直接同IOB、CLB、Block Select RAM等邏輯單元連接，第二全局時鐘信號的驅動能力和時鐘抖動延遲等指標僅次于全局時鐘信號。

　　Xilinx全局時鐘資源的使用方法有以下5種：IBUFG + BUFG的使用方法、 IBUFGDS + BUFG的使用方法、.BUFG + DCM+BUFG的使用方法、Logic+BUFG的使用方法、Logic + DCM+BUFG的使用方法

　　第二全局時鐘資源的使用方法一般是在Xilinx的約束編輯器（Constraints Editor）的專用約束（Misc）選項卡中指定所選信號使用低抖動延遲資源“Low Skew”。也可以直接在指導Xilinx實現(xiàn)步驟的用戶約束文件（UCF）中添加“USELOWSKEWLINES”約束命令。