Clock Skew , Clock uncertainly 和 Period

Intel 4790K的主頻是4.0GHz，高通801的單核頻率可達(dá)2.5GHz，A8處理器在1.2GHz，MSP430可以工作在幾十MHz……這里的頻率的意思都是類似的，這些處理器的頻率都是廠商給定的。但是對(duì)于FPGA的工作頻率而言卻往往需要我們自己決定，在產(chǎn)品的設(shè)計(jì)初始就需要考慮FPGA工作在哪個(gè)頻率，譬如250MHz。這個(gè)取值并不是瞎確定的，譬如如果定在1GHz，那顯然是不可能的，有一本叫《XXXXX FPGA Data Sheet DC and Switch Characteristics》的手冊(cè)給出了FPGA各個(gè)模塊的直流供電特性和最高工作頻率。這里給出的是理論工作上限制，Virtex-5各個(gè)模塊工作頻率最高大概在400-500MHz之間。當(dāng)然還要考慮FPGA的輸入clk了，即使有DCM等模塊分頻倍頻，一般也不會(huì)選擇一個(gè)很奇怪的分頻比。

一旦工作頻率確定下來(lái)之后，問(wèn)題就來(lái)了。你所建立的工程是否能在這一要求的工作頻率下正常工作？只需要在UCF文件內(nèi)添加時(shí)鐘的周期約束，Place & Route之后就可以得到結(jié)果了。約束滿足了，很好；沒(méi)有滿足，可以改，如何修改將在Achieving Timing Closure中介紹。

談到這里，有一個(gè)問(wèn)題呼之欲出：除了器件本身的限制，還有什么會(huì)影響工作頻率？下文將介紹相關(guān)概念。

1. Clock Skew

考慮同步時(shí)序電路中的觸發(fā)器，在時(shí)鐘沿到達(dá)的時(shí)候，數(shù)據(jù)必須是穩(wěn)定（非亞穩(wěn)態(tài)）且有效的（符合設(shè)計(jì)需求）。同步時(shí)序電路中，對(duì)于兩個(gè)相連的觸發(fā)器（譬如下圖，F(xiàn)igure6-26），我們自然希望這兩個(gè)觸發(fā)器的時(shí)鐘相位完全一致，但這往往是不現(xiàn)實(shí)的。不同的延時(shí)將破壞這一關(guān)系，延時(shí)差稱為Clock Skew，即時(shí)鐘歪斜。

Clock Skew = clock path delay to the destination synchronous element - clock path delay to te source synchronous element.

時(shí)鐘的不同路徑延時(shí)將破壞其原本完美的相位關(guān)系。但并不是說(shuō)Clock Skew的取值為0是最好的。Clock Skew是如何影響時(shí)鐘周期（頻率）將在第三節(jié)介紹。

注意，clock skew中只提到了path delay，但是實(shí)際上對(duì)于destination synchronous element 和source synchronous element而言，時(shí)鐘的相位可能是不一樣的。這一點(diǎn)表現(xiàn)出了時(shí)鐘的相位和clock skew是獨(dú)立的兩個(gè)概念。在前文的OFFSET中，相位的表現(xiàn)為clock arrival time。

Clock Skew , Clock uncertainly 和 Period

上圖是一個(gè)clock skew的例子，可以看到兩個(gè)觸發(fā)器的時(shí)鐘不是同相的，但是計(jì)算clock skew的時(shí)候沒(méi)有必要考慮。以DCM的輸出作為參考，源同步元素的路徑延時(shí)為0.852+0.860+0.639 = 2.351，目的同步元素的路徑時(shí)延為0.860 + 0.860 + 0.639 = 2.359。故clock skew = 0.008 。

2. Clock Uncertainty
Clock Uncertainty 的概念比較好理解，就是時(shí)鐘的不確定性。時(shí)鐘不確定性是時(shí)鐘本身的不完美導(dǎo)致的。譬如對(duì)于100MHz時(shí)鐘，上升沿本應(yīng)該在0ns，10ns，20ns；實(shí)際上卻在0ns，10.01ns，19.99ns，這個(gè)差距就是時(shí)鐘的不確定性。時(shí)鐘不確定性受到了多個(gè)因素的影響，其中一個(gè)因素是clock jitter，關(guān)于clock jitter，PERIOD約束中有一個(gè)INPUT JITTER的關(guān)鍵字告訴綜合工具輸入時(shí)鐘的jitter。譬如

Clock Skew , Clock uncertainly 和 Period

不同情況下，Clock Uncertainty 的計(jì)算方式是不一樣的，譬如DCM時(shí)鐘下

Clock Uncertainty = [√(INPUT_JITTER? + SYSTEM_JITTER?) + DCM_Discrete_Jitter]/2 + DCM_Phase_Error

SYSTEM JITTER定義了整個(gè)系統(tǒng)的jitter，受到了電源噪聲、板級(jí)噪聲和系統(tǒng)任何外部jitter的影響。對(duì)于clock uncertainty和clock jitter來(lái)說(shuō)，好像并沒(méi)有什么太值得注意的地方。

3. Period 分析

Clock Domains

對(duì)于同步時(shí)序電路來(lái)說(shuō)，不可避免的有時(shí)鐘的存在，比較簡(jiǎn)單的就是所有的觸發(fā)器都采用了一個(gè)時(shí)鐘。那么可以認(rèn)為整個(gè)設(shè)計(jì)中的路徑都處于這個(gè)時(shí)鐘的覆蓋下，如下圖，這兩個(gè)觸發(fā)器之間的路徑是受到這一個(gè)時(shí)鐘的時(shí)鐘周期約束的。這種情況稱為single clock domain。

Clock Skew , Clock uncertainly 和 Period

但是對(duì)于大多數(shù)設(shè)計(jì)來(lái)說(shuō)，情況并不是這樣的，譬如DCM可以分出不同相位的時(shí)鐘。如下圖，此時(shí)兩個(gè)觸發(fā)器的時(shí)鐘不是一樣的，而這兩個(gè)觸發(fā)器之間的數(shù)據(jù)路徑連接了這兩個(gè)時(shí)鐘。什么是時(shí)鐘域？域即是區(qū)域，時(shí)鐘的區(qū)域，在我看來(lái)就是時(shí)鐘覆蓋的范圍。下圖中觸發(fā)器之間的路徑，一端屬于clk20，一端屬于clk20_90g，橫跨了兩個(gè)時(shí)鐘域。注意這兩個(gè)時(shí)鐘是一個(gè)DCM產(chǎn)生的，時(shí)鐘相關(guān)，因此XST能夠?qū)ζ溥M(jìn)行分析。本節(jié)內(nèi)容不談跨時(shí)鐘域的問(wèn)題。

Clock Skew , Clock uncertainly 和 Period