Architectural Configuration選擇為并行模式，具有單周期數(shù)據(jù)吞吐量和較大的硅面積。具有并行結(jié)構(gòu)配置的CORDIC核使用移位相加子級(jí)數(shù)組并行實(shí)現(xiàn)這些移位相加操作。該并形電路的實(shí)現(xiàn)規(guī)模與（內(nèi)部精度 * 迭代次數(shù)）成正比。
2025-05-03 18:16:00
1393 
在進(jìn)行坐標(biāo)變換的時(shí)候，需要計(jì)算角度的正余弦值，而在FPGA中是不能直接進(jìn)行求解的，需要采用其它的方式進(jìn)行求解。
2025-06-19 09:54:371272 
IP核描述 10 Giga Ethernet Sub System , 參考文檔PG157： https://www.xilinx.com/support/documentation
2020-12-30 12:56:305312 
IP CORE CORDIC ALGO EC/ECP CONF
2023-03-30 12:01:20
IP CORE CORDIC ALGO ECP3 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO ECP2 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO XP2 CONF
2023-03-30 12:01:21
使用Xilinx ISE 13.1的IP核CORDIC 4.0以下是提示信息：ERROR:coreutil - Exception caught when running XST synthesis
2013-09-01 20:09:00
IP核生成文件：XilinxAlteraIP 核生成文件：（Xilinx/Altera同） IP 核生成器生成ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則
2012-08-12 12:21:36
`Xilinx FPGA入門連載73：波形發(fā)生器之IP核CORDIC（正弦波）配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1
2016-04-24 18:57:15
`Xilinx FPGA入門連載74：波形發(fā)生器之IP核CORDIC（正弦波）功能仿真特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1
2016-04-25 08:33:11
`Xilinx系列FPGA芯片IP核詳解（完整高清書簽版）`
2017-06-06 13:15:16
我調(diào)用了一個(gè)ip核 在下載到芯片中 有一個(gè)time-limited的問題 在完成ip核破解之后 還是無法解決 但是我在Google上的找到一個(gè)解決方法就是把ip核生成的v文件加到主項(xiàng)目文件中就是上面
2016-05-17 10:28:47
用的xilinx的FFT 9.1版本的ip核 ， 仿真出來的結(jié)果和我MATLAB算出來的結(jié)果差的很多，也沒有倍數(shù)關(guān)系，scaled因數(shù)改了好幾次，沒有溢出，波形大致相同，但是數(shù)值上差的太多，已經(jīng)弄了快兩周了，求做過這個(gè)的講講經(jīng)驗(yàn)。
2018-07-10 16:16:31
有沒有大神可以提供xilinx FPGA的FFT IP核的調(diào)用的verilog 的參考程序，最近在學(xué)習(xí)FFT的IP核的使用，但是仿真結(jié)果有問題，所以想找些參考設(shè)計(jì)，謝謝
2016-12-25 17:05:38
xilinx dds IP核輸出能不能改為無符號(hào)數(shù)，因?yàn)橐话鉊A轉(zhuǎn)化器只能轉(zhuǎn)化正數(shù)
2015-09-29 18:30:23
用vivado2019.2建立工程，工程中調(diào)用cordic IP核進(jìn)行atan求解，功能仿真時(shí)正常且滿足要求；綜合時(shí)正常；實(shí)現(xiàn)時(shí)報(bào)錯(cuò)提示多重驅(qū)動(dòng)。
如果經(jīng)cordic計(jì)算后的輸出值不用于后續(xù)的操作
2023-06-06 17:17:37
AD9788正交變頻中如何調(diào)整NCO的正余弦波形？
2018-11-15 11:34:21
BRAM IP核包括哪幾種類型？Vivado中xilinx_BRAM IP核怎么使用？
2021-03-08 07:11:54
的情況時(shí)，總會(huì)遇到一些以前未曾接觸過的新內(nèi)容，這些新內(nèi)容會(huì)讓我們感到陌生和恐懼，不知道該如何下手。
那么今天以xilinx vivado 為例分享學(xué)習(xí)FPGA 新IP核的正確打開方式。
一、常規(guī)
2023-11-17 11:09:22
我有個(gè)需求，要輸出頻率可調(diào)的正玄波，因此想到了FPGA。但是兄弟以前沒試用過FPGA，初學(xué)。網(wǎng)上看到說可以用DDS或CORDIC算法來實(shí)現(xiàn)，但是小弟不知道這些算法對(duì)FPGA芯片有沒有要求，是否一般
2015-01-14 14:24:38
本次發(fā)布 Gowin CORDIC IP 參考設(shè)計(jì)及用戶指南。Gowin CORDIC IP 的用戶指南及參考設(shè)計(jì)可在高云官網(wǎng)下載，其中參考設(shè)計(jì)已配置一例特定參數(shù)，可用于仿真，實(shí)例化加插用戶設(shè)計(jì)后的總綜合，總布局布線。
2022-10-08 08:11:00
Gowin CORDIC IP用戶指南主要內(nèi)容包括功能特征、端口描述、時(shí)序說明、配置調(diào)用、參考設(shè)計(jì)等。主要用于幫助用戶快速了解 Gowin CORDIC IP的產(chǎn)品特性、特點(diǎn)及使用方法。
2022-10-08 08:07:55
本帖最后由 elecfans跑堂 于 2015-9-7 13:54 編輯
一個(gè)項(xiàng)目里有IP核rom，想改其中的參數(shù)重新生成，結(jié)果打開失敗，然后我把它移除了，在項(xiàng)目里邊新添加不了，提示如下錯(cuò)誤
2015-09-07 12:21:59
使用LabVIEW FPGA模塊中的CORDIC IP核，配置arctan(X/Y)算法，配置完成之后，IP核只有一個(gè)輸入。我參考網(wǎng)上VHDL CORDIC IP核，說是將XY合并了，高位X低位Y。不知道在LabVIEW中如何將兩個(gè)值X、Y合并成一個(gè)（X、Y均為定點(diǎn)數(shù)）。具體情況如下圖：
2019-09-10 20:07:07
最近在做FFT IP核，，走了好多彎路，LISENCE激活過了0034的IP核，通過修改LISENCE.DAT的方法。后來生成FFT的時(shí)候卡住，又嘗試了關(guān)閉quartus_map進(jìn)程和重裝jre
2019-04-03 16:16:21
請(qǐng)問一下，我使用QuartusII 13.0 生成不了Rapid IO IP核，iP核已破解，其他諸如FIR、CIC、NCO等都能正常生成，到底是怎么回事呢？是Quartus版本的問題嗎？
2017-07-17 16:23:29
TCORDIC算法，由低延遲CORDIC算法和Taylor展開組成。Taylor展開計(jì)算作為CORDIC算法的補(bǔ)充，能夠結(jié)合CORDIC算法和Taylor展開方式來計(jì)算浮點(diǎn)正余弦函數(shù)，實(shí)現(xiàn)基于統(tǒng)一
2025-10-29 06:30:48
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸載過Modelsim，用vivado打開過ISE工程，因?yàn)楣こ讨泻芏?b class="flag-6" style="color: red">IP核不能用所以在重新生成過程中發(fā)現(xiàn)了這個(gè)問題，還請(qǐng)大神告知是怎么回事？
2023-04-24 23:42:21
Vivado中xilinx_courdic IP核(求exp指數(shù)函數(shù))使用
2021-03-03 07:35:03
請(qǐng)教各位大神，小弟剛學(xué)FPGA，現(xiàn)在在用spartan-3E的板子，想用上面的DDR SDRAM進(jìn)行簡(jiǎn)單的讀寫，用MIG生成DDR核之后出現(xiàn)了很多引腳，看了一些資料也不是很清楚，不知道怎么使用生成的這個(gè)IP核控制器來進(jìn)行讀寫，希望大神們稍作指點(diǎn)
2013-06-20 20:43:56
本帖最后由 liu1032042013 于 2017-5-3 22:16 編輯
使用quartus 12.1生成NCO IP 核失敗，進(jìn)度條一直卡著不動(dòng)，經(jīng)百度得網(wǎng)友分享的方法，成功解決問題
2017-05-02 21:39:22
quartus 編譯顯示沒有ip核權(quán)限，生成的pof文件是time-limited,然后我在網(wǎng)上找了一個(gè)全ip權(quán)限的licsense文件，HOSTID也替換好了，可是編譯又顯示該lic文件沒有我要用
2017-01-16 20:16:27
除了在Xilinx官網(wǎng)上在哪里能下載到Xilinx IP Core 及l(fā)icense？ 如FFTFIRCORDIC核等！
2013-06-20 23:51:39
為什么例化CORDIC IP核求復(fù)數(shù)模輸出為高阻 不知道是不是IP核參數(shù)設(shè)置錯(cuò)誤？求指導(dǎo)
2013-09-27 11:04:34
各位大佬，xilinx ip核的各個(gè)參數(shù)的含義從哪里看啊
2021-05-30 10:37:27
大家好，這是一個(gè)UDP實(shí)現(xiàn)的16位定點(diǎn)CORDIC，用于計(jì)算給定角度的正弦和余弦。它在PSoC 3上被支持，并且可能（忽略警告）運(yùn)行到33 MHz。我已經(jīng)附上了一個(gè)演示項(xiàng)目與項(xiàng)目庫，所以嘗試運(yùn)行它在
2019-05-24 10:03:12
如何使用這個(gè)用IP核生成的xdc文件？是否有任何標(biāo)準(zhǔn)的方法來使用它們擺脫crtical警告？非常感謝。以上來自于谷歌翻譯以下為原文When we create some IP cores
2019-03-26 12:29:31
一個(gè)DDS應(yīng)用，我想使用Xilinx DDS IP內(nèi)核生成任意波形，但我看到的是DDS只能生成正弦或余弦波形數(shù)據(jù)。你知道如何用其他數(shù)據(jù)替換正弦波形LUT嗎？如果可以修改該LUT，它可以生成任意波形
2019-02-12 08:07:21
我正在嘗試將Xilinx MIG IP Core從1.7版升級(jí)到1.9版。 Coregen UI左側(cè)有一個(gè)方便的“升級(jí)IP核”按鈕，但它顯示為灰色。我需要做什么才能進(jìn)行IP核升級(jí)？我在Kintex
2019-11-04 09:26:19
的經(jīng)驗(yàn)幾乎為0，因此我想就如何解決這個(gè)問題提出建議。這就是我的想法：1 - 首先，用Vivado HLS轉(zhuǎn)換VHDL中的C代碼（我現(xiàn)在有一些經(jīng)驗(yàn)）2 - 在Vivado HLS中生成IP核（如果我
2020-03-24 08:37:03
嗨，我想創(chuàng)建一個(gè)設(shè)計(jì)，我需要2Mhz clk，我想用16Mhz輸入時(shí)鐘的vivado套裝中的“時(shí)鐘向?qū)А?b class="flag-6" style="color: red">IP核生成它。根據(jù)Xilinx手冊(cè)（下面的鏈接），這可以通過CLKOUT4_CASCADE選項(xiàng)
2020-07-27 06:32:48
我想問一下蜂鳥內(nèi)核怎么算正余弦函數(shù)
2023-08-12 07:52:32
請(qǐng)教大家誰用過 Xilinx PCIe IP 核??？
2014-01-15 14:38:28
請(qǐng)教問題：我設(shè)計(jì)了一個(gè)ADAU1701的板子，時(shí)鐘是12.288MHZ，f0為48KHZ，我想生成一個(gè)40KHZ的正玄波，sine tone最大只能生成20KHZ的正玄波，不知道怎么才能生成40KHZ的正玄波。非常感謝
2018-08-09 06:37:57
Hii，我需要對(duì)Cordic i / p進(jìn)行一些澄清。這里的問題是，由于ADC的輸出是標(biāo)量，所以可以直接將它們傳遞給Cordic ip核心......？或者我們是否需要將i / p發(fā)送給Cordic
2019-02-27 11:57:52
IP核生成器生成ip后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè)asyn_fifo的核，則asyn_fifo.veo給出了例化該核方式（或者在Edit－>Language Template->COREGEN中找到verilog/VHDL的例化方式）
2009-07-21 16:42:12
0
正弦波、余弦波振蕩器電路圖
2009-07-14 17:20:303067 
在研究CORDIC算法的數(shù)學(xué)基礎(chǔ)上,采用流水線的硬件結(jié)構(gòu)實(shí)現(xiàn)了該算法,并在Altera公司的FPGA芯片上進(jìn)行了驗(yàn)證,使正余弦函數(shù)的計(jì)算達(dá)到了實(shí)時(shí)性、高精度的要求。
2011-12-16 14:30:0033 IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》C
2012-08-15 15:57:0935 FPGA中IP核的生成，簡(jiǎn)單介紹Quartus II生成IP核的基本操作，簡(jiǎn)單實(shí)用挺不錯(cuò)的資料
2015-11-30 17:36:1512 Xilinx FPGA工程例子源碼：FFT變換的IP核的源代碼
2016-06-07 11:44:1410 Xilinx FPGA工程例子源碼：PCI Express IP核應(yīng)用參考設(shè)計(jì)
2016-06-07 14:13:4314 Xilinx FPGA工程例子源碼：USB2.0 IP核源代碼
2016-06-07 14:13:4335 Xilinx FPGA工程例子源碼：USB IP核
2016-06-07 14:41:5713 Xilinx FPGA工程例子源碼：PCI總線IP核(華為的商用)
2016-06-07 14:54:5732 Xilinx FPGA工程例子源碼：VGA顯示IP核（包括驅(qū)動(dòng)）
2016-06-07 14:54:5718 Xilinx FPGA工程例子源碼：攝像頭的硬件函數(shù)(IP核)
2016-06-07 15:07:4514 IP核（IP Core） Vivado中有很多IP核可以直接使用，例如數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)運(yùn)算器等）、信號(hào)處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫（例如C語言
2017-02-08 13:08:113085 
Xilinx針對(duì)不同類型的調(diào)試IP核，提供了不同的核生成器。本節(jié)重點(diǎn)介紹Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro調(diào)試IP核ICON、ILA、VIO和ATC2及其屬性
2017-02-11 07:14:111113 
以ISE10.1軟件為例，其集成的CORDIC算法IP為V3.0版本，具體步驟如下：
2017-02-11 11:16:493358 
。 使用Xilinx內(nèi)核生成器IP函數(shù)實(shí)現(xiàn)FPGA VI中不同的Xilinx內(nèi)核生成器IP。LabVIEW使用IP集成節(jié)點(diǎn)實(shí)現(xiàn)上述函數(shù)。函數(shù)名稱和說明來自于Xilinx數(shù)據(jù)表。單擊Xilinx內(nèi)核生成器配置對(duì)話框的數(shù)據(jù)表按鈕，了解IP內(nèi)核的詳細(xì)信息。 選板隨終端變化且僅顯示FPGA設(shè)備系列支持的IP。
2017-11-18 05:54:051780 本頁包含通過LabVIEW FPGA模塊可用的Xilinx CORE生成器IP的列表。LabVIEW通過Xilinx IP節(jié)點(diǎn)實(shí)現(xiàn)該IP。 下列IP名稱和說明來自于Xilinx數(shù)據(jù)表。LabVIEW
2017-11-18 05:55:515498 LabVIEW使用IP集成節(jié)點(diǎn)方便的整合Xilinx內(nèi)核生成IP至FPGA VI。按照下列步驟添加Xilinx內(nèi)核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個(gè)空白VI，并顯示VI
2017-11-18 05:56:222433 DMA 控制器具有三條獨(dú)立的通道。每條通道在配置后都可以用于將數(shù)值在任何地址之間進(jìn)行轉(zhuǎn)移。因此，一個(gè)數(shù)據(jù)表可以同時(shí)用于正弦波與余弦波，而兩條 DMA 通道只需存取數(shù)據(jù)表的不同部分，以便形成正弦與余弦輸出。
2018-04-30 22:40:002840 
在生成濾波器IP核之前需要產(chǎn)生抽頭系數(shù)，這個(gè)抽頭系數(shù)的階數(shù)是自己設(shè)定的，階數(shù)越高代表濾波器乘累加運(yùn)算越多，但是階數(shù)大小的選擇要看是否滿足自己的設(shè)計(jì)要求（例如衰減db是否滿足要求）。同時(shí)，生成的濾波器
2018-07-06 10:00:003990 本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用RAM IP生成可變頻的正弦波。
2020-03-26 08:00:0019 DDR對(duì)于做項(xiàng)目來說，是必不可少的。一般用于數(shù)據(jù)緩存和平滑帶寬。今天介紹下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片：XC7K325T（KC705） 開發(fā)工具：Vivado
2020-11-26 15:02:1110426 
Xilinx LogiCORE IP塊內(nèi)存生成器（BMG）內(nèi)核是一種高級(jí)內(nèi)存構(gòu)造函數(shù)，它使用XilinxFPGAs中的嵌入式塊RAM資源生成區(qū)域和性能優(yōu)化的內(nèi)存。
2020-12-09 15:31:0022 由于Verilog/Vhdl沒有計(jì)算exp指數(shù)函數(shù)的庫函數(shù)，所以在開發(fā)過程中可利用cordic IP核做exp函數(shù)即e^x值；但前提要保證輸入范圍在（-pi/4—pi/4）。在cordic核中e^x = sinh + cosh所以在配置cordic時(shí)點(diǎn)選sinh and cosh即可 如下圖
2022-07-25 16:51:145458 
由于Verilog/Vhdl沒有計(jì)算exp指數(shù)函數(shù)的庫函數(shù)，所以在開發(fā)過程中可利用cordic IP核做exp函數(shù)即e^x值；但前提要保證輸入范圍在（-pi/4—pi/4）。在cordic核中e^x = sinh + cosh所以在配置cordic時(shí)點(diǎn)選sinh and cosh即可 如下圖
2021-01-27 07:21:049 vivado提供了DDS IP核可以輸出正余弦波形，配置方法如下
2021-04-27 15:52:1012327 
本次項(xiàng)目我們主要是為了講解DDS，所以我們使用了混頻這個(gè)小項(xiàng)目來講解。DDS自己手寫是比較簡(jiǎn)單且靈活，但是Xilinx給我們提供了相應(yīng)的IP核，那么這次我們將直接講解使用IP來產(chǎn)生不同頻率的正弦波。
2021-04-27 16:00:057980 
高精度正余弦函數(shù)的FPGA實(shí)現(xiàn)(打印)實(shí)現(xiàn)。
2021-04-27 14:14:315 本文以一個(gè)案例的形式來介紹lattice DDR3 IP核的生成及調(diào)用過程，同時(shí)介紹各個(gè)接口信號(hào)的功能作用
2022-03-16 14:14:192713 
電子發(fā)燒友網(wǎng)站提供《Gowin CORDIC IP用戶指南.pdf》資料免費(fèi)下載
2022-09-15 14:35:311 整個(gè)仿真結(jié)構(gòu)如圖1所示，由相位累加控制器和sin波形存儲(chǔ)器組成。仿真生成采樣率為44.1KHZ @1KHZ正玄波和余弦波(相位相差90度)。
2023-01-03 11:50:05999 一步步來嘛，首先肯定要產(chǎn)生兩個(gè)頻率不同的余弦波cos(w0t)，cos（wct）。立馬想到調(diào)用系統(tǒng)自帶的DDS IP核來實(shí)現(xiàn)嘛，這是最簡(jiǎn)單的方法。我在網(wǎng)上還看到一個(gè)自己通過導(dǎo)coe文件來模擬DDS然后來產(chǎn)生余弦波的，這里就不說了。
2023-01-10 11:02:253903 下面討論的電路設(shè)計(jì)用于生成精密正弦和余弦波形，這些波形與其尺寸完全相同，但異相90°。
2023-05-17 18:14:123112 
筆者在校的科研任務(wù)，需要用FPGA搭建OFDM通信系統(tǒng)，而OFDM的核心即是IFFT和FFT運(yùn)算，因此本文通過Xilinx FFT IP核的使用總結(jié)給大家開個(gè)頭，詳細(xì)內(nèi)容可查看官方文檔PG109。
2023-07-10 10:43:182064 
DDS（Direct Digital Frequency Synthesizer） 直接數(shù)字頻率合成器，本文主要介紹如何調(diào)用Xilinx的DDS IP核生成某一頻率的Sin和Cos信號(hào)。
2023-07-24 11:23:298502 
Vivado IP核提供了強(qiáng)大的FIFO生成器，可以通過圖形化配置快速生成FIFO IP核。
2023-08-07 15:36:287270 
CORDIC（Coordinate Rotation Digital Computer）算法即坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法，是J.D.Volder1于1959年首次提出，主要用于三角函數(shù)、雙曲線、指數(shù)、對(duì)數(shù)的計(jì)算。
2023-08-31 14:54:214356 
在使用FPGA的時(shí)候，有些IP核是需要申請(qǐng)后才能使用的，本文介紹如何申請(qǐng)xilinx IP核的license。
2024-10-25 16:48:322275 
本文介紹了Vidado中FFT IP核的使用，具體內(nèi)容為：調(diào)用IP核>>配置界面介紹>>IP核端口介紹>>MATLAB生成測(cè)試數(shù)據(jù)>>測(cè)試verilogHDL>>TestBench仿真>>結(jié)果驗(yàn)證>>FFT運(yùn)算。
2024-11-06 09:51:435640 
正余弦信號(hào)編碼器（Sin/Cos編碼器）是一種特殊的增量式編碼器，其核心特點(diǎn)是輸出?高質(zhì)量的正弦波和余弦波模擬信號(hào)?。區(qū)別于傳統(tǒng)增量編碼器的數(shù)字方波輸出，正余弦編碼器通過模擬信號(hào)特性及其后續(xù)處理技術(shù)，實(shí)現(xiàn)了更高的分辨率和精度。
2025-07-29 11:40:381088
電子發(fā)燒友App
工商網(wǎng)監(jiān)
湘ICP備2023018690號(hào)-1
評(píng)論