注：參考文獻“Xilinx 20nm工藝的UltraScale架構在無線應用中的推動作用”，Xilinx無線系統(tǒng)架構師Michael Pecot，該文章發(fā)表在第87期XCell期刊上。

即將到來的5G無線通信系統(tǒng)需要比目前使用的4G系統(tǒng)支持更大帶寬（200 MHz，甚至更大），大型天線陣列的應用以及更高的載波頻率，使得制造更小的天線元件成為可能，這些大規(guī)模的MIMO的應用，加上更加嚴格的延遲要求，將會給設計復雜度帶來數(shù)量級的增長。Xilinx在去年底發(fā)布了基于20nm工藝的UltraScale系列可編程器件，它可以給無線通訊系統(tǒng)設計帶來很多好處。

首先，UltraScale系列器件跟7-系列同樣大小的器件相比，靜態(tài)功耗低10-15%，在類似設計的情況下，動態(tài)功耗低20-25%。在性能方面同樣有優(yōu)勢，slowest-speed-grade UltraScale器件可以實現(xiàn)超過500MHz的時鐘頻率，而對于賽靈思7-系列的器件而言，需要mid-speed grade的器件才能達到這樣的性能指標。

UltraScale產(chǎn)品的SerDes功耗也有顯著降低，最低速度級別的UltraScale器件的SerDes可以支持12.5Gbps的數(shù)據(jù)流量，在最高速度級別的器件上可以支持JESD204B高速接口，無線系統(tǒng)開發(fā)人員所關心的絕大部分DACs和ADCs很快都會支持這一接口。

然而，最重要的改進之處是針對DSP48 SLICE和塊RAM（Brams）的，這個改進對無線架構設計的影響最大。這些部件對實現(xiàn)無線數(shù)字前端（DFE）應用來說尤為重要。

Kintex UltraScale器件包含5520個DSP48 SLICE，而7-系列 FPGA中最大的也僅有1920個DSP48 SLICE，幾乎是3倍關系。Kintex UltraScale器件中DSP和邏輯單元的比例與DFE設計所需要的比例非常接近。Kintex UltraScale器件中，每1K個查找表中就有8-8.5個DSP48 SLICE，而7-系列器件對應的數(shù)量僅在6左右。另外，UltraScale架構中DSP48E2單元也在7-系列器件的DSP48E1的基礎上做了很多的增強和改進。

因為有了這些DSP相關的改進，使用Kintex UltraScale器件可以獲得更高的集成度。（參見上期Xcell文章“UltraScale DSP48E2:More DSP in every slice”）比如，可以在1片中端的UltraScale FPGA中實現(xiàn)完整的瞬時帶寬為80-100MHz的8Tx/8Rx DFE系統(tǒng)，而如果使用7-系列的器件，則需要兩片F(xiàn)PGA，每片實現(xiàn)一個4X4的系統(tǒng)。（Xilinx白皮書WP445，“Enabling High-Speed Radio Designs with Xilinx All Programmable FPGAs and SoCs”，詳細描述了上述設計的功能）。

UltraScale器件的BRAM有兩個新的改進點：硬件數(shù)據(jù)級聯(lián)和動態(tài)功耗門控。在每一列相鄰的BRAM之間都采用了數(shù)據(jù)多路選擇器，這樣就可以使用bottom-up的方式來搭建更大的存儲器，而不需要額外的邏輯資源。這種級聯(lián)方式可以使用多個BRAM來搭建大的存儲器，并且可以同時具備更小的面積、更高的時鐘頻率和更小的功耗等優(yōu)點。

UltraScale BRAM數(shù)據(jù)級聯(lián)

比如，在7-系列器件中，實現(xiàn)一個16K，位寬為16bit的存儲器，比較好的方式是采用8個BRAMs（36Kbits），配置成16KX2-bit的方式，這樣可以避免外部數(shù)據(jù)復用，但是這樣會需要增加額外邏輯資源，會帶來數(shù)據(jù)延遲，從而會影響電路的時序和布線的擁塞，同時，這種方式會導致在RAM讀寫操作時，8塊RAM都在工作，增加了動態(tài)功耗。更好的實現(xiàn)方式是，配置成2Kx16-bit的存儲器，這樣無論RAM讀操作還是寫操作，都只有一塊BRAM在工作，相比較16Kx2-bit配置而言，動態(tài)功耗可以減少87.5%。UltraScale BRAMs的這種級聯(lián)特性加上新的動態(tài)功耗門控特性可以用來實現(xiàn)最優(yōu)的多塊BRAM級聯(lián)的方案。