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要想深入理解Verilog就必須正視Verilog語言同時具備硬件特性和軟件特性。在當下的教學過程中，教師和教材都過于強調Verilog語言的硬件特性和可綜合特性。將Verilog語言的行為級語法只作為語法設定來介紹，忽略了Verilog語言的軟件特性和仿真特性。使得初學者無法理解Verilog語言在行為級語法（過程塊、賦值和延遲）背后隱藏的設計思想。本文嘗試從仿真器的角度對Verilog語言的語法規(guī)則進行一番解讀。

• 綜合工具讀入源文件，通過綜合算法將設計轉化為網表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號的各種狀態(tài)（0,1,x,z）、信號和模塊的連接（例化）以及模塊的邏輯（賦值以及各種運算符）。
• 仿真器讀入源文件，生成一個可執(zhí)行程序用于仿真硬件的行為，比如VCS。能夠仿真的特性要求Verilog語言又具有軟件特性，對每一條語句的執(zhí)行語義和順序給出定義（延遲語句）。同時，軟件特性使得Verilog語言更加靈活，具備了豐富的行為級仿真能力（條件分支、循環(huán)等）。

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always @ (posedge clk) begin
    q <= d;
end

經過仿真器的轉換就變成為如下的響應函數：

function always_block1 :
    q = d;

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a = b;  // 阻塞賦值
a <= b; // 非阻塞賦值

always @(a, b, c) begin : add_mux1
    t = a + b;
    d = t * c;
end

上述代碼轉化后的事件響應函數為

function add_mux1 :
    t = a + b;
    d = t * c;

always @(a, b, c) begin : add_mux2
    t <= a + b;
    d <= t * c;
end

上述代碼轉化后的事件響應函數為

function add_mux2 :
    t_update = a + b;
    d_update = t * c;
    t = t_update;
    d = d_update;

當阻塞賦值和非阻塞賦值混合的時候，也遵循同樣的規(guī)則。例如

always @(a, b, c) begin : add_mux3
    t <= a + b;
    d = t * c;
end

上述代碼轉化后的事件響應函數為

function add_mux3 :
    t_update = a + b;
    d = t * c;
    t = t_update;

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#3 a = b; //延遲語句在賦值語句之間
a = #3 b; //延遲語句在賦值語句內部

always @(a, b, c) begin : add_mux4
    t <= a + b;
    #1 d = t * c;
end

上述代碼轉化后的事件響應函數為

function add_mux4_1 :
    t_update = a + b;
    t = t_update;
    addEvent( curr_time + 1, add_mux4_2 );

function add_mux4_2 :
    d = t * c;

Verilog文件中的1個過程塊被轉換為兩個函數。第一個函數add_mux4_1對應于延遲語句之前的部分，第二個函數add_mux4_2對應于延遲語句之后的部分。

add_event是本文定義的一個原語，表示向事件隊列中添加一個事件。第一個參數表示事件響應的時間，第二個參數表示響應事件需要調用的事件響應函數。從第三個參數開始，之后的參數會作為事件響應函數的參數，傳遞給事件響應函數。

add_event( curr_time + 1,?add_mux4_2?)表示在當前時間（curr_time）后1個時間單位的時候響應這個事件。事件需要調用add_mux4_2函數。響應函數不需要額外的參數。在調用add_mux4_2時，信號t已經完成更新。

在賦值語句中間的延遲語句將評估和更新階段分割到兩個時刻進行。評估過程仍然在語句執(zhí)行的時候進行，但是更新過程延后到延遲語句指定的時刻進行。延遲語句是否阻塞過程塊的執(zhí)行，取決于賦值語句本身。如果是阻塞賦值語句，賦值語句中間的延遲語句會阻塞過程塊的執(zhí)行；如果是非阻塞賦值，延遲語句不會阻塞過程塊的執(zhí)行。例如

always @(a, b, c) begin : add_mux5
    t <= #1 a + b;
    d = #2 t * c;
end

上述代碼轉化后的事件響應函數為

function add_mux5_1:
    t_update = a + b; // 1
    d_update = t * c; // 2
    addEvent( curr_time + 1, update_t, t_update );
    addEvent( curr_time + 2, add_mux5_2, d_update );

function update_t( t_update ) :
    t = t_update; // 3

function add_mux5_2( d_update ) :
    d = d_update; // 4

module test;
    reg x,y,z;
    assign #25 a = 1;
    always begin
        #20;
        x = #10 a;
        #3 y = a;
        #3 z = a;
        #7;
    end
endmodule

經過仿真器的轉換，上面的Verilog語句會形成如下的事件響應函數。

function assign1 :
    a = 1;

function always1_1 :
    addEvent( curr_time + 20, always1_2 );

function always1_2 :
    x_update = a;
    addEvent( curr_time + 10, always1_3, x_update );

function always1_3( x_update ) :
    x = x_update;
    addEvent( curr_time + 3, always1_4 );

function always1_4 :
    y = a;
    addEvent( curr_time + 3, always1_5 );

function always1_5 :
    z = a;
    addEvent( curr_time + 7, always1_6 );

function always1_6 :
    addEvent( curr_time + delta, always1_1 );

在仿真開始時候，首先向事件隊列中添加兩個事件，分別是在0+25時刻調用assign1，以及在0+0時刻調用always1_1。事件響應過程如圖4所示。always過程塊被延遲語句分割成了6個響應函數。每個部分都向事件隊列添加能夠觸發(fā)下一個響應函數的事件。信號x的第1次評估發(fā)生在20時刻，而第1次更新發(fā)生在30時刻，所以信號x的第一次賦值仍為X。直到第2次評估時（63時刻）才能獲得有效的信號1，并且在73時刻更新給信號x。

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需要說明的是，雖然本文提供了一種思路能夠比較輕松地理解行為級描述的執(zhí)行過程，但是仍然不建議大家在過程塊中混用阻塞賦值和非阻塞賦值?；煊觅x值語句是危險的。

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前面介紹的側重于過程塊。對于Assign賦值語句，原理其實是也一樣的。例如

assign a = #5 b & c;

這條assign語句同樣可以看做一個事件響應函數。這個函數綁定的事件是信號b或信號c發(fā)生變化。延遲語句的效果也是一樣的。延遲語句將評估和更新過程分開。當信號b或信號c發(fā)生變化時進行評估，并在事件隊列中添加一個新的更新事件。5個時間單位之后，響應更新事件，將評估的值更新給信號a。

轉換后的事件響應函數如下。

function assign1:
    a_update = b & c;
    addEvent( curr_time + 5, update_a, a_update );

function update_a( a_update ) :
    a = a_update;

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作者簡介

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審核編輯 ：李倩