【摘　要】　基于EPP協(xié)議的特點(diǎn)，應(yīng)用復(fù)雜可編程邏輯器件（CPLD）開發(fā)了移位寄存器輸出接口。介紹了EPP協(xié)議和接口的Verilog HDL描述。
??? 關(guān)鍵詞：增強(qiáng)型并行端口（EPP），移位寄存器輸出，CPLD，Verilog HDL

1　引　言

　　由于ISA總線插槽在臺式機(jī)中逐漸減少，甚至消失，微機(jī)控制系統(tǒng)中越來越多地利用并行口進(jìn)行數(shù)據(jù)傳送。增強(qiáng)型并行端口EPP（Enhanced ParallelPort）不但與傳統(tǒng)的標(biāo)準(zhǔn)并行端口（SPP）兼容，而且傳送速率可以達(dá)到500k～2Mbyte／s（相當(dāng)于ISA總線的傳送速率），特別是EPP提供了硬件握手信號，為軟硬件設(shè)計(jì)提供了方便。因此，工業(yè)控制中基于EPP的應(yīng)用日益廣泛。
??? 一些諸如熱印頭，LED顯示驅(qū)動(dòng)器等點(diǎn)陣控制器件，由于控制點(diǎn)數(shù)多，一般使用移位寄存器接收數(shù)據(jù)。若采用并行I／O口產(chǎn)生移位寄存器輸出數(shù)據(jù)和同步脈沖，通常需要多個(gè)I／O讀寫周期。這里介紹一種利用EPP并行端口擴(kuò)展移位寄存器輸出接口的方案，可在一個(gè)I／O讀寫周期完成一個(gè)字節(jié)的輸出，達(dá)到高速傳送的效果。

2　EPP協(xié)議簡介

　　EPP協(xié)議是IEEE1284中規(guī)定的一種雙向傳送并行接口，它保持了與標(biāo)準(zhǔn)并行口（SPP）的兼容性。表1是SPP和EPP的引腳定義及其功能。

　　其中，引腳12、13、15 EPP未定義，用戶可以根據(jù)需要靈活使用。
　　EPP寄存器占用8個(gè)相鄰的I／O地址空間?；刂罚?～＋2與SPP相同，分別為SPP的數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器，對它們進(jìn)行I／O操作不會產(chǎn)生EPP讀寫周期。基地址＋3為EPP地址口，基地址＋4為EPP數(shù)據(jù)口，對他們進(jìn)行I／O操作就可以產(chǎn)生EPP地址或數(shù)據(jù)的讀寫周期。 　　EPP協(xié)議規(guī)定了四種數(shù)據(jù)傳送周期：寫數(shù)據(jù)周期、讀數(shù)據(jù)周期、寫地址周期、讀地址周期，圖1是EPP寫數(shù)據(jù)周期的時(shí)序。Wait是硬件握手信號，ISA讀寫周期開始后，若Wait為低，則表示可以開始EPP寫數(shù)據(jù)周期，這時(shí)Data Strobe（或AddressStrobe）變低，進(jìn)入EPP寫數(shù)據(jù)周期（時(shí)刻3），然后等待Wait變高。當(dāng)Wait變高時(shí)，表示可以結(jié)束EPP讀寫周期，Data Strobe（或Address Strobe）變高，結(jié)束EPP寫數(shù)據(jù)周期（時(shí)刻5），隨后ISA讀寫周期結(jié)束?？梢娨粋€(gè)數(shù)據(jù)或地址的傳送是在一個(gè)ISA周期內(nèi)完成的，因而可以達(dá)到ISA的傳送速率。在EPP周期內(nèi)，若推遲Wait變高，則可以延長EPP周期。使得計(jì)算機(jī)與外設(shè)在速度上能夠匹配。為防止系統(tǒng)在沒有外設(shè)時(shí)鎖死，EPP控制器設(shè)有看門狗，通常在ISA周期開始10μs后，若Wait沒有響應(yīng)，控制器會結(jié)束I／O周期，并產(chǎn)生EPP超時(shí)錯(cuò)誤，狀態(tài)寄存器的bit0（超時(shí)標(biāo)志位）置位。

3　移位寄存器輸出接口的實(shí)現(xiàn)

　　本文提出的EPP并行口擴(kuò)展移位寄存器輸出接口方案，主要用了Wait握手信號。在移位寄存器移位過程中，保持Wait信號為低，阻止EPP周期結(jié)束，使移位輸出在一個(gè)EPP周期內(nèi)完成。另外使用一個(gè)計(jì)數(shù)器來控制移位寄存器移位，保證一個(gè)EPP周期內(nèi)只發(fā)生8個(gè)移位動(dòng)作，以防數(shù)據(jù)出錯(cuò)。
　　硬件電路使用Altera公司的復(fù)雜可編程邏輯器件（CPLD）來實(shí)現(xiàn)。其結(jié)構(gòu)用Verilog HDL語言描述。其中，nCs為片選信號，由地址譯碼產(chǎn)生（地址輸出及譯碼的描述省略），Clk為外部時(shí)鐘源，DataOut和ClkOut分別為輸出數(shù)據(jù)和輸出同步脈沖。為防止系統(tǒng)超時(shí)，Clk應(yīng)有較高的頻率，大約為10 MHz左右。接口的Verilog HDL描述如下：

4　結(jié)束語

　　用EPP并行口擴(kuò)展移位寄存器輸出接口，充分利用了EPP的握手信號，因而在軟件設(shè)計(jì)時(shí)不需要對移位寄存器的狀態(tài)進(jìn)行查詢，只需對基地址＋4端口進(jìn)行寫操作，即可完成一個(gè)字節(jié)的移位寄存器輸出，簡化了軟件編程，實(shí)現(xiàn)了高的傳送速率（傳送速率可達(dá)8Mbit／s）。以此為例還可擴(kuò)展出多路開關(guān)量通道等接口。

1　Institute of Electrical and Electronics．IEEE Standard Signaling Method for a Bidirectional Parallel Peripheral　Interface for PersonalComputers．IEEEStd 1284，2000
2　宋萬杰等．CPLD技術(shù)及其應(yīng)用．西安：西安電子科技大學(xué)出版社，1999
3　J．Bhasker．Verilog HDL硬件描述語言．北京：機(jī)械工業(yè)出版社，2000