電路板已經(jīng)成為當(dāng)今電子產(chǎn)品的重要組成部分，隨著電子技術(shù)及印制板制造技術(shù)的發(fā)展，現(xiàn)代電子產(chǎn)品日趨復(fù)雜，印制電路板的密度日趨增加，隨之而來的是印制板的測(cè)試及修理也愈加困難。為了提高印制電路板的檢測(cè)及維修的自動(dòng)化程度，設(shè)計(jì)電路板的自動(dòng)測(cè)試系統(tǒng)是非常必要的。

　　目前，印制電路板自動(dòng)測(cè)試技術(shù)發(fā)展迅速，印制板在線測(cè)試系統(tǒng)（ATE）廣泛應(yīng)用于印制板光板及各種產(chǎn)品的印制電路板的生產(chǎn)、檢測(cè)和維修等環(huán)節(jié)。由于用戶的測(cè)試要求、測(cè)試對(duì)象各不相同，其具體性能（或功能）、測(cè)試原理及測(cè)試方法也各不相同，它需要量體裁衣、單臺(tái)定制才能滿足用戶的要求，并且系統(tǒng)的通用性較差，資源可重復(fù)利用率低。鑒于上述狀況，本文設(shè)計(jì)了一款較為通用的自動(dòng)測(cè)試系統(tǒng)，用來測(cè)試電路板是否工作正常，實(shí)現(xiàn)了對(duì)多款電路板的在線測(cè)試。

　　1 系統(tǒng)的總體結(jié)構(gòu)

　　1.1 系統(tǒng)總體考慮

　　本系統(tǒng)的主要目的是測(cè)試電路板是否工作正常，是通過對(duì)電路板上關(guān)鍵信號(hào)進(jìn)行測(cè)試來達(dá)到的。因此，本系統(tǒng)的任務(wù)就是對(duì)電路板上的關(guān)鍵信號(hào)進(jìn)行采集，通過PC 端的軟件進(jìn)行分析得出測(cè)試結(jié)果。系統(tǒng)分為針床、信號(hào)采集和傳輸模塊、測(cè)試軟件3個(gè)部分。作為一個(gè)通用的測(cè)試系統(tǒng)，在3 個(gè)部分中均考慮了較強(qiáng)的通用性。

　　1.2 系統(tǒng)結(jié)構(gòu)

　　本自動(dòng)測(cè)試系統(tǒng)的結(jié)構(gòu)框圖見圖1。系統(tǒng)的工作原理是：通過針床將待測(cè)信號(hào)導(dǎo)出，FPGA 通過控制多路模擬開關(guān)將待測(cè)信號(hào)采集進(jìn)來，將數(shù)據(jù)通過相應(yīng)協(xié)議傳送到PC 機(jī)，用自動(dòng)測(cè)試軟件測(cè)試各個(gè)信號(hào)是否正常。

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　　由于待測(cè)信號(hào)的頻率相差較大，有直流信號(hào)，也有頻率高于103 MHz 的脈沖信號(hào)，以及在其間的多種頻率的信號(hào)，因此本系統(tǒng)采用低頻和高頻2 組信號(hào)采樣電路，來適應(yīng)不同信號(hào)采集的需要。

　　1.3 主要芯片介紹

　　本系統(tǒng)中用到的主要芯片有：主芯片EP2S63，AD 采樣芯片AD7864 和AT84AD331。以下對(duì)這3 種芯片進(jìn)行簡(jiǎn)要介紹：

　　EP2S63 是ALTERA 公司的Strati 系列的FPGA，該系列的FPGA 采用先進(jìn)的93 nm 生產(chǎn)工藝；將FPGA 性能推向了新高度，該系列是業(yè)界最快、密度最高的FPGA。EP2S63 擁有多達(dá)84個(gè)專用LVDS 差分邏輯接收通道，每個(gè)LVDS 通道數(shù)據(jù)傳輸速率最高達(dá)1 Gb/ｓ。其內(nèi)部具有專門的高速數(shù)字鎖相環(huán)電路，能夠產(chǎn)生可供ADC 電路使用的時(shí)鐘信號(hào)。

　　AD7864 是一種較低速、低功耗、可以4 通道同時(shí)采樣的12b A/D轉(zhuǎn)換器。它擁有12 位A/D轉(zhuǎn)換器，可同時(shí)采樣4 個(gè)輸入通道，并具有4 個(gè)采樣、保持放大器；單電源供電（+5 V），多個(gè)轉(zhuǎn)換電壓范圍， 對(duì)于每一個(gè)模擬輸入通道均有過壓保護(hù)電路；4 通道同時(shí)工作時(shí)，最大采樣率為133 kHz。

　　AT84AD331 是Atmel 公司生產(chǎn)的高速采集芯片。該器件集成了兩路（I 和Q）獨(dú)立的ADC，具有8 b 轉(zhuǎn)換精度，每個(gè)通道具有ｌ Gs/ｓ 的采樣率，在交錯(cuò)模式下采樣率達(dá)2 Gs/ｓ。本芯片基于高速應(yīng)用場(chǎng)合的要求，模擬輸入、數(shù)字時(shí)鐘輸入、數(shù)字時(shí)鐘輸出、數(shù)據(jù)輸出，同步時(shí)鐘輸出都采用差分方式。數(shù)據(jù)輸出采用LVDS標(biāo)準(zhǔn)，其傳輸率可達(dá)1 Gb/ｓ，使用其內(nèi)部的多路分離器，可以降低輸出數(shù)據(jù)率，也可以方便地與多種類型的高速FPGA 直接相連。

　　采用1∶2 模式時(shí)，輸出數(shù)據(jù)速率降為533 Mb/ｓ，可以滿足多數(shù)FPGA 接收數(shù)據(jù)的要求。