Agilent LVDS傳輸系統(tǒng)測試方案

　　LVDS是低壓差分信號的簡稱，由于其優(yōu)異的高速信號傳輸性能，目前在高速數(shù)據(jù)傳輸領域得到了越來越多的應用。其典型架構如下：

　　一般LVDS的傳輸系統(tǒng)由FPGA加上LVDS的Serdes芯片組成， LVDS的Serializer芯片把FPGA的多路并行數(shù)據(jù)通過時分復用的方法變成較少路數(shù)、較高速率的串行LVDS信號進行傳輸，接收端的de-Serializer芯片再把接收到的串行LVDS信號解成多路并行數(shù)據(jù)。其好處在于FPGA通過外掛的LVDS芯片可以方便可靠地以高速率把內(nèi)部數(shù)據(jù)傳輸出去，如NS、TI等公司大量提供這種LVDS的Serdes芯片。

　　對于LVDS系統(tǒng)的測試，主要涉及以下幾個方面：

　　1/ FPGA內(nèi)部邏輯和并行接口測試，用于保證數(shù)據(jù)處理和控制的正確性;

　　2/ 高速串行LVDS信號質(zhì)量測試，用于保證LVDS信號的正確傳輸;

　　3/ 高速互連電纜和PCB的阻抗測試，用于保證傳輸鏈路的信號完整性;

　　4/ 系統(tǒng)誤碼率測試，用于驗證系統(tǒng)實際傳輸?shù)恼`碼率;

　　下面就幾個方面分別介紹：

　　1/ FPGA內(nèi)部邏輯和并行接口測試，用于保證數(shù)據(jù)處理和控制的正確性;

　　傳統(tǒng)上的FPGA內(nèi)部信號調(diào)試有2種方法：直接探測和軟邏輯分析儀的方案。

　　直接探測的測試方法:

　　是通過在邏輯代碼里定義映射關系，把內(nèi)部需要調(diào)試的信號映射到外部未使用的I/O管腳上，通過相應PCB走線和連接器把這些I/O管腳的信號引出，再送給邏輯分析儀做信號測試和分析儀。

　　這種方法的好處是簡便直觀，可以利用邏輯分析儀的觸發(fā)和存儲功能，同時信號的時序關系都得到保留;但缺點在于FPGA內(nèi)部要探測的信號節(jié)點很多，而外部的未用I/O數(shù)量是有限的，因此調(diào)試完一組節(jié)點后需要修改邏輯代碼中的映射關系到另一組節(jié)點，并重新綜合、布線，當工程比較復雜時綜合、布線等花的時間非常長，所以對于比較復雜的設計測試效率比較低。

　　軟邏輯分析儀的方案:

　　是FPGA廠家提供的一種測試方案，其原理是在FPGA邏輯代碼設計階段或綜合完成后在工程中插入一個軟邏輯分析儀的核，軟邏輯分析儀的核需要占用一定的塊RAM資源，可以用工作時鐘把內(nèi)部信號信號采集到塊RAM里，采完以后再通過FPGA的JTAG接口把塊RAM里的數(shù)據(jù)讀到外部PC上顯示波形。這種方案的好處是只需要外部PC就可以完成測試，不用占用額外I/O，同時如果代碼沒有變化的話可以不用重新綜合，但是使用也有一定的限制，比如會占用比較多塊RAM，記錄波形長度和觸發(fā)功能有限，由于內(nèi)部時鐘先作采樣造成信號的時序關系丟失等。

　　為了解決目前FPGA調(diào)試中面臨的問題，Agilent做為業(yè)界領先的測試儀器生產(chǎn)廠商，和業(yè)界領先FPGA廠商合作共同推出了動態(tài)探頭的FPGA調(diào)試方案。動態(tài)探頭的方案可以支持Agilent的邏輯分析儀，也可以支持混合信號示波器，比如Agilent的MSO9000系列.

　　下面以Xilinx的FPGA調(diào)試來舉例說明。動態(tài)探頭的工作原理也是在FPGA設計階段用開發(fā)工具，比如Xilinx的Chipscope在FPGA代碼綜合完成后插入一個ATC2(Agilent Trace Core-2)的IP core，把內(nèi)部信號映射到ATC2 core的輸入端，然后布線映射生成bit文件下載到FPGA內(nèi)，整流程和軟邏輯分析儀的設計流程非常類似。

　　但是相對于軟邏輯分析儀的方案，這個core的功能相對簡單，基本功能相當于一個可以被JTAG命令控制的多路復用器，因此其僅占用很少的邏輯布線資源。目前Agilent的邏輯分析儀以及9000系列示波器都是基于windows和PC平臺的，因此可以用邏輯分析儀或示波器的USB或并口來控制JTAG電纜完成bit文件下載和信號組的選擇。FPGA的I/O輸出的信號可以通過邏輯分析儀的探頭捕捉測量,FPGA強大的采樣、觸發(fā)和存儲功能可以支持非常復雜的信號分析。下面是一個調(diào)試的組網(wǎng)圖。

　　由于測試工程師可能要探測的信號已經(jīng)都事先送到了ATC2 Core的輸入端，因此再調(diào)試階段只需要在邏輯分析儀或混合信號示波器的操作界面里選擇不同組的信號即可直接把信號送出，當完成一個模塊調(diào)試后不用再修改任何代碼和映射關系即可直接選擇另一個模塊的信號輸出進行調(diào)試。由此可見，這種調(diào)試方法結(jié)合了以前兩種調(diào)試方法的優(yōu)點，把儀器強大的采樣、觸發(fā)、存儲功能和軟核的靈活性結(jié)合起來，在實現(xiàn)FPGA內(nèi)部信號有效探測同時大大提高了調(diào)試效率。

　　2/ 高速串行LVDS信號質(zhì)量測試，用于保證LVDS信號的正確傳輸;

　　傳統(tǒng)的并行式數(shù)據(jù)通信，即多通道數(shù)據(jù)與時鐘分別傳送，往往因為傳輸路徑不一致而產(chǎn)生建立與保持時間違反。當速度增加的時候，準確控制傳輸時延顯得異常的困難，因此今天新型的數(shù)據(jù)通信都已經(jīng)是串行了。從并行到串行的改變除了數(shù)據(jù)速率的提高以外，對于測試方法也提出了新的要求。

　　LVDS采用多對高速差分信號傳輸數(shù)據(jù)，數(shù)據(jù)速率可以從幾百Mbps至幾個Gbps。為了保證高速信號的傳輸，LVDS使用差分線提供雙向數(shù)據(jù)收發(fā)，因此可以用比較小的信號擺幅提供更高的傳輸速率，而且差分線本身具有更好的抗干擾能力和更小的EMI，可以支持更長的電纜傳輸。由于LVDS的信號速率比較高，因此要對LVDS信號進行可靠的探測，對于示波器和探頭的要求也非常高，通常測量要求使用2.5G~4G帶寬的示波器。Agilent的DSO9000系列示波器由于具有很小的底噪聲和觸發(fā)抖動，平坦的帶內(nèi)頻響特性和很小的Return Loss，因此非常適合于進行象LVDS這樣的高速信號的測量。同時Agilent的DSO9000系列示波器還具有業(yè)內(nèi)最深的存儲深度(通道的內(nèi)存可以到1Gpts)，適合用于復雜事件的記錄和分析。