在通信領域，隨著中頻（IF）頻率越來越高，了解輸入阻抗如何隨頻率而變化變得日益重要。本文解釋了為什么ADC輸入阻抗隨頻率而變化，以及為什么這是個電路設計難題；然后比較了確定輸入阻抗的兩種方法：利用網(wǎng)絡分析儀測量法和利用數(shù)學分析方法計算法。本文還介紹了正確使用網(wǎng)絡分析儀的過程，并且提供了一個數(shù)學模型，其計算結果與實際測量結果非常接近。

　　利用高速ADC進行設計時，常常要考慮這樣的問題：“ADC的模擬輸入阻抗與頻率有何關系？”數(shù)據(jù)手冊只給出對應一個頻點的阻抗。如果要處理100 MHz以上的IF，那輸入阻抗是多少？輸入阻抗是隨頻率變化還是保持不變？

　　考慮在信號鏈中使用任何新器件時，輸入/輸出阻抗通常是讓所需的信號鏈各模塊配合得當?shù)闹匾?guī)范。對于高速轉換器，這一規(guī)范已變得非常重要，因為設計（特別是通信基礎設施中的那些設計）已將IF從20MHz基帶提高到200MHz以上（如果采樣速率為122.88MHz，則處在第4奈奎斯特區(qū)），并且還在不斷升高。

　　2000年以前，一般“認為”在基帶頻率，其阻抗很高，達數(shù)千歐姆，現(xiàn)在仍然如此。然而，隨著設計的IF頻率越來越高，時不時會冒出實際阻抗是多少、以及它是否隨頻率而變化等問題。通常，數(shù)據(jù)手冊將差分輸入阻抗規(guī)定為一個簡單的RC并聯(lián)組合。然而，并不是所有ADC數(shù)據(jù)手冊都闡明了它的真實含義。

　　“有緩沖”或“無緩沖”

　　考慮輸入阻抗的影響時，設計人員一般可以在兩類高速ADC之間選擇：有緩沖和無緩沖（即采用開關電容）。雖然有許多不同的轉換器拓撲結構可供選擇，但本文討論的應用僅涉及流水線架構。

　　常用的CMOS開關電容ADC無內部輸入緩沖器。因此，其功耗遠低于緩沖型ADC。外部前端直接連接到ADC的內部開關電容采樣保持（SHA）電路，這帶來兩個問題。

　　第一，當ADC在采樣與保持兩種模式之間切換時，其輸入阻抗會隨頻率和模式而變化。第二，來自內部采樣電容和網(wǎng)絡的電荷注入會將少量信號（與高頻成分混合，如圖1所示）反射回前端電路和輸入信號，這可能導致與轉換器模擬輸入端相連的元件（有源或無源）發(fā)生建立（settling）錯誤。

　　圖1：此圖反映了內部采樣電容的時域電荷注入（單端）與頻域電荷注入的對比關系。

　　通常，當頻率較低時（《100MHz），這類轉換器的輸入阻抗非常高（數(shù)千Ω左右）；當頻率高于200MHz時，差分輸入阻抗跌落至大約200Ω。輸入阻抗的虛部（即容性部分）也是如此，低頻時的容抗相當高，高頻時逐漸變小到大約1-2pF。“匹配”這種輸入結構是個極具挑戰(zhàn)性的設計問題，特別是當頻率高于100MHz時。

　　輸入端采用差分結構很重要，尤其是對于頻域設計。差分前端設計能夠更好地對電荷注入進行共模抑制，并且有助于設計。

　　采用帶輸入緩沖的轉換器更便于設計。但不利的一面是這類轉換器的功耗更高，因為緩沖器必須設計得具有高線性和低噪聲特性。輸入阻抗通常規(guī)定為固定的差分R||C阻抗。它由一個晶體管級進行緩沖，該級以低阻抗驅動轉換過程，因此顯著減小了電荷注入尖峰和開關瞬變。

　　與開關電容型ADC不同，輸入終端在轉換過程的采樣和保持階段幾乎無變化。因此，相比于無緩沖型ADC，其驅動電路的設計容易得多。圖2為緩沖型和無緩沖型ADC的內部采樣保持電路的結構簡圖。

　　圖2： 所示是無緩沖（a）和有緩沖（b）高速流水線ADC采樣和保持電路的比較。

　　轉換器的選擇可能很難，但如今的大部分設計都力求更低功耗，因此設計人員往往采用無緩沖型轉換器。如果線性指標比功耗更重要，則通常選用緩沖型轉換器。應當注意，無論選擇何種轉換器，應用的頻率越高，則前端設計就越困難。單靠選擇緩沖型轉換器并不能解決所有問題。不過在某些情況下，它可能會降低設計復雜性。