對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時鐘。數(shù)字信號的可靠傳輸依賴于準(zhǔn)確的時鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時鐘才可以保證數(shù)據(jù)不會丟失（有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理）。為了把發(fā)送端的時鐘信息傳遞到接收端以進(jìn)行正確的信號采樣，數(shù)字總線采用的時鐘分配方式大體上可以分為3類，各有各的應(yīng)用領(lǐng)域。

并行時鐘

傳統(tǒng)的并行總線使用一路時鐘和多路信號線進(jìn)行數(shù)據(jù)傳輸，如PCI總線、大部分CPU、DSP的本地總線等。這些總線工作時有一個系統(tǒng)時鐘，數(shù)據(jù)的發(fā)出和接收都是在時鐘的有效沿進(jìn)行。下圖是個采用并行時鐘的總線例子。

為了保證接收端在時鐘有效沿時采集到正確的數(shù)據(jù)，通常都有建立/保持時間的要求，以避免采到數(shù)據(jù)線上跳變時不穩(wěn)定的狀態(tài)，因此這種總線對于時鐘和數(shù)據(jù)線間走線長度的差異都有嚴(yán)格要求。這種并行總線在使用中最大的挑戰(zhàn)是當(dāng)總線時鐘速率超過幾百M(fèi)Hz后就很難再提高了，因?yàn)槠浜芏喔⑿芯€很難滿足此時苛刻的走線等長的要求，特別是當(dāng)總線上同時掛有多個設(shè)備時。

嵌入式時鐘

為了解決并行總線工作時鐘頻率很難提高的這個問題，一些系統(tǒng)和芯片的設(shè)計(jì)廠商提出了嵌入式時鐘的概念。其思路首先是把原來很多根的并行線用一對或多對高速差分線來代替，節(jié)省了布線空間；然后把系統(tǒng)的時鐘信息通過數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里，省去了專門的時鐘走線。信號到了接收端，接收端采用相應(yīng)的CDR(clock-data recovery)電路把數(shù)據(jù)流中內(nèi)嵌的時鐘信息提取出來再對數(shù)據(jù)采樣。下圖是個采用嵌入式時鐘的總線例子。

這種方法由于不需要單獨(dú)的時鐘走線，各對差分線可以采用各自獨(dú)立的CDR電路，所以對各對線的等長要求不太嚴(yán)格（即使要求嚴(yán)格也很容易實(shí)現(xiàn)，因?yàn)樽呔€數(shù)量大大減少，而且信號都是點(diǎn)對點(diǎn)傳輸）。為了把時鐘信息嵌在數(shù)據(jù)流里，需要對數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式如ANSI的8b/10b編碼，64b/66b編碼、曼徹斯特編碼以及對數(shù)據(jù)進(jìn)行加擾等。目前流行的PCI-E、SATA、FC、XAUI、DP等都是采用的ANSI 的8b/10b編碼。

嵌入式時鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如下圖所示。CDR通常是用一個PLL電路實(shí)現(xiàn)，可以從數(shù)據(jù)中提取時鐘。PLL電路通過鑒相器（Phase Detector）比較輸入信號和本地VCO（壓控振蕩器）間的相差，并把相差信息通過環(huán)路濾波器（Filter）濾波后轉(zhuǎn)換成低頻的對VCO的控制電壓信號，通過不斷的比較和調(diào)整最終實(shí)現(xiàn)本地VCO對輸入信號的時鐘鎖定。

采用這種時鐘恢復(fù)方式后，由于CDR能跟蹤上數(shù)據(jù)中的一部分低頻抖動，所以數(shù)據(jù)傳輸中增加的低頻抖動對于接收端采樣影響不大，因此更適于長距離傳輸。（不過由于受到環(huán)路濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動仍然會對接收端采樣產(chǎn)生比較大的影響。）
采用嵌入式時鐘的缺點(diǎn)在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開銷，降低了總線效率。

前向時鐘

隨著技術(shù)的發(fā)展，一些對總線吞吐速率和效率要求更高的應(yīng)用中開始采用另一種時鐘分配方式，即前向時鐘（Forward Clocking）。前向時鐘的實(shí)現(xiàn)得益于DLL （delay locked loop）電路的成熟。DLL電路最大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會增加抖動。目前很多FPGA芯片如Xilinx公司Spartan/Virtex系列和Altera公司的Stratix系列FPGA內(nèi)部都集成了大量的DLL電路。

下圖是一個前向時鐘的典型應(yīng)用：總線仍然有單獨(dú)的時鐘傳輸通路，而與傳統(tǒng)并行總線所不同的是接收端每條信號路徑上都有一個DLL電路。電路開始工作時可以有一個訓(xùn)練的過程，接收端的DLL在訓(xùn)練過程中可以根據(jù)每條鏈路的時延情況調(diào)整時延，從而保證每條數(shù)據(jù)線都有充分的建立保持時間。

采用前向時鐘的總線因?yàn)橛袑ｉT的時鐘通路，不需要再對數(shù)據(jù)進(jìn)行編解碼，所以總線效率一般都比較高。還有一個好處是線路噪聲和jitter對于時鐘和數(shù)據(jù)線的影響基本是一樣的（因?yàn)樽呔€通常都在一起），所以對系統(tǒng)的影響可以消除到最小。

嵌入式時鐘的電路對于線路上的高頻抖動非常敏感，而采用前向時鐘的電路對高頻抖動的敏感度就相對小得多。前向時鐘總線典型的數(shù)據(jù)速率在500Mbps～8Gbps。

在前向時鐘的拓?fù)淇偩€中，時鐘速率通常是數(shù)據(jù)速率的一半（也有采用1/4速率、1/10或其它速率的），數(shù)據(jù)在上下邊沿都采樣，也就是通常所說的DDR方式。使用DDR采樣的好處是時鐘線和數(shù)據(jù)線在設(shè)計(jì)上需要的帶寬是一樣的，任何設(shè)計(jì)上的局限性（比如trace的衰減特性）對于時鐘和數(shù)據(jù)線的影響是一樣的。

前向時鐘在一些關(guān)注效率、實(shí)時性，同時需要高吞吐量的總線上應(yīng)用比較廣泛，比如服務(wù)器上曾經(jīng)應(yīng)用的FB-DIMM內(nèi)存總線、Intel公司CPU互連的QPI總線、AMD公司CPU的HT總線，還有象DDR/GDDR等總線也是使用相同的概念。