經(jīng)歷了串行擾碼器的設(shè)計后，我們今天來認(rèn)真討論一下擾碼器的并行化。

在許多工程項目中，在通信接口的設(shè)計中，通信協(xié)議對于擾碼器的工作頻率要求非常高，但是由于串行擾碼器是1bit進(jìn)行的，如果再要求頻率過高的話，FPGA是無法實現(xiàn)如此高頻率的。所以我們要對其進(jìn)行并行化處理，以此達(dá)到高速的要求。

并行擾碼器設(shè)計基于串行擾碼器，其對應(yīng)的本原多項式依然是，而其輸入輸出關(guān)系可以由上述擾碼器輸入輸出的邏輯關(guān)系推導(dǎo)而出。按規(guī)則規(guī)范，擾碼器與解擾器數(shù)據(jù)位的輸入輸出均為64位寬。

在上述的擾碼器中，將反饋移位寄存器中零時刻存儲值為為，擾碼器輸入與移位寄存器中數(shù)據(jù)與或的結(jié)果，即下一時刻輸入至第一個寄存器的數(shù)據(jù)為，輸入數(shù)據(jù)為scram_in。表示第S為寄存器在N時刻的存儲值。由擾碼器的輸入輸出關(guān)系可推導(dǎo)出在下一時鐘到來時，各級寄存器中存儲的數(shù)值滿足以下關(guān)系：

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以此類推，在第39個時鐘到來時，第39位寄存器寄存器中已經(jīng)是，故將公式中迭代為該公式，即可進(jìn)行下次運(yùn)算。

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并行擾碼結(jié)構(gòu)就是由上述擾碼多項式經(jīng)過嚴(yán)格推演并進(jìn)行處理，其結(jié)果推導(dǎo)為下式，推導(dǎo)出擾碼結(jié)果的每一位輸出都與當(dāng)前輸入以及在此之前的輸出相關(guān)。由于后電路的要求，每一位一個擾碼輸出保持到下一次的擾碼操作，作為下一次擾碼的前一次輸出參與下一輪的擾碼操作，保持了擾碼的連續(xù)性。由于擾碼/解擾過程與本原多項式都有關(guān)，且擾碼過程中每一位的輸出都與其對應(yīng)的寄存器數(shù)據(jù)位有關(guān)，故擾碼解碼實現(xiàn)時必須選擇相同的本原多項式和初始值。

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