1. 引言介紹

跳頻通信具有保密性強(qiáng)，抗干擾能力強(qiáng)，頻譜利用率高等優(yōu)點(diǎn)，獲得了廣泛的應(yīng)用。跳頻同步是其中的關(guān)鍵技術(shù)之一。在短時(shí)間內(nèi)實(shí)現(xiàn)同步并保障其穩(wěn)定性已成為一個(gè)研究熱點(diǎn)。

隨著軟件無(wú)線電技術(shù)的發(fā)展， 傳統(tǒng)的模擬硬件接收設(shè)備逐漸向數(shù)字IC產(chǎn)品過(guò)渡。FPGA（現(xiàn)場(chǎng)可編程邏輯門(mén)陣列）以其豐富的邏輯資源和可重新配置的優(yōu)勢(shì)， 成為人們前期研究與開(kāi)發(fā)的重要手段。在FPGA上對(duì)跳頻同步技術(shù)進(jìn)行研究， 具有重要的應(yīng)用價(jià)值。

本文詳細(xì)介紹了一種全數(shù)字的跳頻快速同步方法及其在FPGA上的實(shí)現(xiàn)方案。

2. 跳頻同步方案

跳頻通信中，收發(fā)雙方依照約定的跳頻碼序列跳變載波頻率。跳頻同步是跳頻接收機(jī)調(diào)整本地跳頻序列與發(fā)端跳頻序列達(dá)到同步的過(guò)程，可以分為捕獲和跟蹤兩個(gè)階段。捕獲的任務(wù)是搜索接收到的跳頻信號(hào)的跳頻碼序列的相位，同時(shí)調(diào)整接收機(jī)本地跳頻碼序列的相位，直到兩者的相位差小于1/2跳時(shí)間。跟蹤的任務(wù)是校準(zhǔn)跳頻碼序列之間剩余的相位差。

本文跳頻同步方案的原理圖如圖1所示。包括三個(gè)部分：頻率自相關(guān)，同步捕獲和同步跟蹤。同步捕獲用狀態(tài)機(jī)實(shí)現(xiàn)了改進(jìn)的自同步捕獲法——快速出局式滑動(dòng)捕獲法；同步跟蹤采用數(shù)字NCO進(jìn)行跳頻時(shí)鐘鎖相。以上方法保障了系統(tǒng)在短時(shí)間內(nèi)達(dá)到穩(wěn)定的跳頻同步。

圖1 跳頻同步原理圖

I-D（積分門(mén)限判決器）：積分器

同步捕獲——快速出局

本文采用快速出局捕獲法，它是一種改進(jìn)的滑動(dòng)相關(guān)法?；瑒?dòng)相關(guān)法的優(yōu)點(diǎn)是硬件簡(jiǎn)單，抗干擾能力強(qiáng)，缺點(diǎn)是捕獲時(shí)間長(zhǎng)，為 ，其中 L是跳頻周期?？焖俪鼍址▽?duì)捕獲算法進(jìn)行了改進(jìn)，大大縮短了捕獲時(shí)間，達(dá)到??？焖俪鼍址ū３至嘶瑒?dòng)相關(guān)法的優(yōu)點(diǎn)。

捕獲狀態(tài)機(jī)

本文用狀態(tài)機(jī)實(shí)現(xiàn)快速出局式捕獲電路。捕獲過(guò)程劃分為三個(gè)狀態(tài)：①快速出局狀態(tài)，②單周期確認(rèn)狀態(tài)，③多周期確認(rèn)狀態(tài)。

快速出局狀態(tài)：計(jì)數(shù)模塊對(duì) M個(gè)頻隙內(nèi)的判決結(jié)果累加計(jì)數(shù)，計(jì)數(shù)結(jié)果與預(yù)設(shè)門(mén)限比較，做出出局判決。若收發(fā)雙方跳頻序列未同步則將本地跳頻序列的當(dāng)前狀態(tài)快速出局，跳頻序列相位滑動(dòng)，重新開(kāi)始本地載波與接收信號(hào)的相關(guān)、累計(jì)和出局判決；否則，快速捕獲成功，進(jìn)入單周期確認(rèn)狀態(tài)。

單周期確認(rèn)狀態(tài)：計(jì)數(shù)模塊對(duì)一個(gè)跳頻周期內(nèi)的判決結(jié)果累加，對(duì)累加結(jié)果進(jìn)行門(mén)限判決。若捕獲成功，進(jìn)入多周期確認(rèn)狀態(tài)；否則返回快速出局狀態(tài)，重新開(kāi)始捕獲過(guò)程。

多周期確認(rèn)狀態(tài)：在若干個(gè)跳頻周期內(nèi)對(duì)捕獲進(jìn)行確認(rèn)，確認(rèn)成功，捕獲過(guò)程完成，進(jìn)入跟蹤過(guò)程；否則返回快速出局狀態(tài)。

狀態(tài)轉(zhuǎn)移圖如圖2所示。圖中FOS_flag為快速出局捕獲標(biāo)記，SOS_flag為單周期捕獲標(biāo)記，F(xiàn)C_ASL為捕獲成功標(biāo)記。進(jìn)入跟蹤過(guò)程后，時(shí)刻檢查SOS_flag，一旦失去同步，立刻跳回狀態(tài)①，重新進(jìn)行捕獲。

圖2 捕獲過(guò)程狀態(tài)轉(zhuǎn)移圖

捕獲時(shí)間分析

無(wú)干擾時(shí)，快速出局式滑動(dòng)捕獲法在第 個(gè)頻隙捕獲成功的概率為：

（1）

其中 為出局參數(shù)， 為跳頻碼周期

此時(shí)其捕獲時(shí)間的期望為［5］：

（2）

由公式2可知，快速出局法的捕獲時(shí)間為 ，遠(yuǎn)小于滑動(dòng)相關(guān)法的捕獲時(shí)間 。

同步跟蹤——數(shù)字NCO

捕獲完成后，收發(fā)雙方的跳頻碼序列間剩余的小于1/2跳時(shí)間的相位差由跟蹤過(guò)程校準(zhǔn)。

圖3 負(fù)反饋跟蹤環(huán)

跟蹤過(guò)程如圖4所示。由圖中可看出，經(jīng)過(guò)數(shù)個(gè)周期，即可完成跟蹤。

圖4 跟蹤過(guò)程

3. 仿真結(jié)果

用Verilog HDL實(shí)現(xiàn)上述跳頻同步方案，綜合，映射，布局布線后，調(diào)用Modelsim進(jìn)行后仿真。仿真條件如表1所示。

FPGA片上時(shí)鐘/AD采樣時(shí)鐘 40 MHz

表1 仿真條件

仿真結(jié)果如圖5所示。捕獲狀態(tài)機(jī)起始狀態(tài)為狀態(tài)①，經(jīng)過(guò)兩次跳頻碼滑動(dòng)后，本地跳頻序列捕獲到了發(fā)端序列，進(jìn)入狀態(tài)②；一個(gè)周期捕獲確認(rèn)后進(jìn)入狀態(tài)③；經(jīng)過(guò)再次確認(rèn)，fc_asl信號(hào)值由0到1，捕獲完成，進(jìn)入跟蹤。經(jīng)過(guò)5個(gè)頻隙，收發(fā)端跳頻時(shí)鐘之間的相位差降到預(yù)設(shè)門(mén)限以下，tc_asl信號(hào)值由0到1，跟蹤完成，同步結(jié)束。同步時(shí)間約0.25s，遠(yuǎn)小于短波跳頻電臺(tái)要求的5s接入時(shí)間。在信噪比-12dB時(shí)，本方案能夠迅速達(dá)到精確同步。

圖5 仿真結(jié)果

4. 硬件平臺(tái)

FPGA器件具有速度快，編程靈活，可重新配置，通用性好，規(guī)模大等優(yōu)點(diǎn)，適合進(jìn)行高速數(shù)據(jù)處理?？紤]到成本以及需求，本文選用容量50萬(wàn)門(mén)電路的Xilinx VirtexII系列FPGA XC2V500做為中頻數(shù)據(jù)處理系統(tǒng)的核心運(yùn)算單元。其內(nèi)部時(shí)鐘頻率可達(dá)420MHz，整合了大量的分布式RAM，集成了32個(gè)18×18bit乘法器，并有多個(gè)數(shù)字時(shí)鐘控制模塊（DCM）以及全局時(shí)鐘布線資源。硬件平臺(tái)如圖6所示。除了FPGA模塊外，還包括AD/DA轉(zhuǎn)換器，DSP以及其它的外圍器件。AD轉(zhuǎn)換器是采用AD9238芯片，采樣精度12bit，采樣速率最高可達(dá)100MHz；DA轉(zhuǎn)換器是采用AD9742芯片，采樣精度12bit，采樣速率最高可達(dá)120MHz。

圖6 硬件平臺(tái)框圖

前文所述跳頻同步方案利用Verilog編程，Synplify綜合，Xilinx ISE布局布線后，通過(guò)Modelsim后仿真驗(yàn)證電路的正確性，并最終在FPGA芯片上實(shí)現(xiàn)。芯片資源占用如表2。

表2 XC2V500資源占用情況

5. 小結(jié)

本文設(shè)計(jì)了一種高效的跳頻同步方法，并介紹了該方法在FPGA平臺(tái)上的實(shí)現(xiàn)方案。本文作者創(chuàng)新點(diǎn)是設(shè)計(jì)并實(shí)現(xiàn)了基于狀態(tài)機(jī)的快速出局滑動(dòng)捕獲電路的和基于計(jì)數(shù)器的NCO跟蹤電路。此方案同步性能優(yōu)越，保障較強(qiáng)的抗干擾能力的同時(shí)大大縮短跳頻同步的時(shí)間，在信噪比為-12dB的情況下仍能在短時(shí)間內(nèi)達(dá)到精確同步，并且電路結(jié)構(gòu)簡(jiǎn)單，硬件消耗少。這種方法在跳頻通信中有廣泛的應(yīng)用前景，對(duì)工程實(shí)現(xiàn)有重大的意義，并且具有很好的通用性，實(shí)際應(yīng)用中，可通過(guò)修正參數(shù)適應(yīng)不同頻段和跳速的需求。

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