通用異步接收／發(fā)送器（UART）是一種通用串行數(shù)據(jù)總線，用于異步通信，可以實(shí)現(xiàn)全雙工通信。UART IP核是用在外部設(shè)備和Atera FPGA芯片上的SOPC間進(jìn)行串行通信的一種實(shí)現(xiàn)方式。它可以替代RS-232實(shí)現(xiàn)芯片與外設(shè)的輸入／輸出（I／O）操作。

GPS RTK（Real Time Kinematic）可以即時(shí)提供厘米級(jí)的定位解。在進(jìn)行動(dòng)態(tài)定位時(shí)，基準(zhǔn)站將精確已知的GPS坐標(biāo)和觀測(cè)數(shù)據(jù)實(shí)時(shí)用微波鏈路傳給流動(dòng)站，在流動(dòng)站實(shí)時(shí)進(jìn)行差分處理，得到基準(zhǔn)站和流動(dòng)站坐標(biāo)差；坐標(biāo)差加上基準(zhǔn)站坐標(biāo)得到流動(dòng)站每個(gè)點(diǎn)坐標(biāo)?；鶞?zhǔn)站向終端用戶接收機(jī)提供的信息包括對(duì)GPS衛(wèi)星鐘、星歷數(shù)據(jù)、用戶測(cè)量偽距和載波相位等參數(shù)的修正。

本文所用的信號(hào)處理板可以作為GPS RTK基站使用，可以與其他基站組網(wǎng)接收差分修正數(shù)據(jù)定位或者本身的高精度單點(diǎn)定位輸出定位結(jié)果和差分修正數(shù)據(jù)。作為基準(zhǔn)站，不僅要實(shí)時(shí)輸出精確定位信息，而且需要與外界進(jìn)行差分?jǐn)?shù)據(jù)交換。由于同一時(shí)間需要大量持續(xù)差分?jǐn)?shù)據(jù)的輸入與輸出和用戶控制指令的輸入，設(shè)計(jì)采用了3個(gè)串口。

1 硬件結(jié)構(gòu)

信號(hào)處理板為FPGA+DSP結(jié)構(gòu)，具有多路A／D、D／A轉(zhuǎn)換器件。中頻信號(hào)經(jīng)A／D采樣后進(jìn)入FPGA完成去載波，PRN碼相關(guān)運(yùn)算，IQ變換等操作后由DSP芯片進(jìn)行定位解算。通過(guò)串口輸入的用戶控制指令任意選擇串口對(duì)GPS定位結(jié)果的輸出和GPS差分修正數(shù)據(jù)的輸入輸出。

FPGA芯片上配置了3個(gè)串口，分別為UART0、UART1、UART2，由SOPC Builder分配相對(duì)應(yīng)的存儲(chǔ)映射空間和中斷請(qǐng)求。每個(gè)模塊均使用默認(rèn)的基地址，并分別設(shè)定UART0、UART1、UART2的數(shù)據(jù)輸入中斷請(qǐng)求號(hào)為IRQ1，IRQ2，IRQ3。另外，DSP芯片可能在任意時(shí)刻通過(guò)3個(gè)串口發(fā)送不同數(shù)據(jù)。

如果DSP對(duì)每個(gè)串口發(fā)送數(shù)據(jù)時(shí)均向NIOS II CPU發(fā)出中斷申請(qǐng)，則需要3根PIO管腳，占用太多針腳資源。本實(shí)現(xiàn)方案通過(guò)增加個(gè)串口控制寄存器，僅占用1根PIO管腳。

同時(shí)，對(duì)和DSP芯片進(jìn)行交互控制的PIO信號(hào)分配中斷請(qǐng)求號(hào)為IRQ0。

每個(gè)UART口都有輸入、輸出兩塊RAM作為緩存，數(shù)據(jù)位寬為16bits。其中，串口輸入緩存命名為ReadFromMemInterface，串口輸出緩存命名為WriteToMemIntedace（見(jiàn)圖2）。需要注意的是實(shí)際傳輸數(shù)據(jù)時(shí)，外部設(shè)備的串口參數(shù)的數(shù)據(jù)位長(zhǎng)度設(shè)置為8 bits，因此需要在串口的軟件處理進(jìn)行字與字節(jié)的轉(zhuǎn)換。

圖3是NIOS II CPU在Quatus中的連線示意圖，即位于中心的inST6模塊。該CPU主要管腳定義如表1所示。

值得說(shuō)明的是，ts_clk輸入時(shí)鐘20.46 MHz即為NIOS IICPU的時(shí)鐘頻率，串口波特率為115 200 bps，可由該時(shí)鐘分頻得到。DSP6713的EMIF為輸入輸出雙向32位，在本設(shè)計(jì)中串口部分僅使用低16位，使用三態(tài)門(mén)來(lái)控制數(shù)據(jù)流向。三態(tài)門(mén)輸入輸出的使能信號(hào)是dsp給出的ce空間使能信號(hào)ce_6713。

串口輸入數(shù)據(jù)先由NIOS II CPU寫(xiě)入每個(gè)串口的輸入緩存，當(dāng)滿足條件時(shí)由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應(yīng)串口的數(shù)據(jù)了，緩存的數(shù)據(jù)由dspread0傳遞至三態(tài)門(mén)tri_16.dsp讀取時(shí)三態(tài)門(mén)為dsp輸入方向，dsp的EMIF數(shù)據(jù)線evm_D隨即出現(xiàn)數(shù)據(jù)，配合EMIF地址線evm_A即可完成串口輸入數(shù)據(jù)向dsp傳遞；當(dāng)dsp有數(shù)據(jù)要經(jīng)串口輸出時(shí)，數(shù)據(jù)由dsp的EMIF數(shù)據(jù)線evm_D輸入，dsp通過(guò)in_pio向NIOS II CPU發(fā)出中斷信號(hào)，請(qǐng)求發(fā)送數(shù)據(jù)。詳細(xì)的發(fā)送接收流程見(jiàn)下文。

2 軟件設(shè)計(jì)

NIOS II CPU的控制代碼部分分為主函數(shù)和各種中斷響應(yīng)函數(shù)。在主函數(shù)里完成寄存器初始化、各串口數(shù)據(jù)輸出的任務(wù)。串口的中斷響應(yīng)函數(shù)則主要完成數(shù)據(jù)的輸入任務(wù)。

為了便于FPGA和DSP之間的控制信息交換，每個(gè)串口設(shè)有地址固定的長(zhǎng)度各為32位（4字節(jié)）的輸入和輸出兩個(gè)控制寄存器。通過(guò)對(duì)各標(biāo)志位的讀寫(xiě)操作即可實(shí)現(xiàn)系統(tǒng)對(duì)各串口的控制。串口的輸入控制寄存器定義見(jiàn)表2，輸出控制寄存器與之類似。

由于用戶控制指令（包括信號(hào)處理板配置參數(shù)、輸出數(shù)據(jù)類型控制等）與差分修正數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度和數(shù)據(jù)持續(xù)性有很大區(qū)別，在常規(guī)數(shù)據(jù)傳輸方式之外對(duì)每個(gè)串口增設(shè)數(shù)據(jù)塊傳輸模式。數(shù)據(jù)塊傳輸模式可用于持續(xù)性大量數(shù)據(jù)的輸入，采用每個(gè)串口對(duì)兩塊RAM進(jìn)行乒乓讀寫(xiě)操作的來(lái)方案實(shí)現(xiàn)。是否采用數(shù)據(jù)塊傳輸模式由串口的控制寄存器中的第14位（P_flag）決定。對(duì)于非數(shù)據(jù)塊輸入模式中緩存大小需要根據(jù)常規(guī)數(shù)據(jù)最大長(zhǎng)度來(lái)設(shè)定，過(guò)小會(huì)導(dǎo)致部分?jǐn)?shù)據(jù)丟失。當(dāng)有數(shù)據(jù)需要輸出時(shí)，由DSP向NIOS II CPU的RAM寫(xiě)入各UART輸出控制寄存器的設(shè)定值，并通過(guò)GPIO向其發(fā)出中斷信號(hào)?？稍贜IOS II CPU的main函數(shù)中設(shè)置一個(gè)循環(huán)檢測(cè)是否有由DSP輸入的中斷信號(hào)，若有再檢測(cè)各UART的輸出控制寄存器。輸出流程圖如圖4所示。

圖4中SET_EN用于設(shè)置個(gè)串口的輸入模式（是否乒乓輸入及乒乓輸入時(shí)緩存的大?。┖痛谑鼓艿炔僮?，輸入控制寄存器的默認(rèn)值在系統(tǒng)初始化時(shí)由DSP寫(xiě)入。

當(dāng)數(shù)據(jù)輸入時(shí)，NIOS II CPU檢測(cè)到來(lái)自串口的中斷請(qǐng)求，進(jìn)入對(duì)應(yīng)的中斷響應(yīng)程序。首先對(duì)數(shù)據(jù)傳輸模式進(jìn)行判斷，P_flag默認(rèn)值為0，表示非數(shù)據(jù)塊輸入模式。該模式下輸入的數(shù)據(jù)有特定的結(jié)尾標(biāo)志符組合，一旦檢測(cè)到結(jié)束標(biāo)志則發(fā)送已緩存的數(shù)據(jù)并完成狀態(tài)清零以便下次接收；P_flag為1則為連續(xù)數(shù)據(jù)塊輸入，當(dāng)Half_BAM0或Half_RAM1其中一塊寫(xiě)滿時(shí)即向DSP發(fā)出中斷信號(hào)，DSP即進(jìn)入中斷服務(wù)程序讀取數(shù)據(jù)。程序流程圖如圖5所示。

3 結(jié)束語(yǔ)

采用Altera FPGA芯片上的NIOS II CPU控制串口的優(yōu)點(diǎn)是充分使用硬件資源，可以減輕DSP芯片的計(jì)算量。測(cè)試表明，NIOS II CPU工作頻率為20.46 MHz，串口波特率設(shè)置為115 200，數(shù)據(jù)位為8 bit，各串口可以同時(shí)正常輸入輸出。多串口可以同時(shí)輸入輸出數(shù)據(jù)，由指令可以靈活配置傳輸模式，以適應(yīng)不同數(shù)據(jù)傳輸類型的需求。

本文解決了單串口傳輸不能滿足GPS高精度接收機(jī)對(duì)多種數(shù)據(jù)同時(shí)輸入輸出的要求，實(shí)現(xiàn)了GPS定位結(jié)果、RTK差分?jǐn)?shù)據(jù)與外界的實(shí)時(shí)交換以及用戶控制命令的輸入。本方案的優(yōu)點(diǎn)是通過(guò)增加各串口的輸入／輸出控制寄存器，使DSP芯片可以僅以兩個(gè)GPIO資源實(shí)現(xiàn)原本需要3個(gè)串口輸入／輸出功能相對(duì)應(yīng)的6個(gè)中斷操作；采用NIOS II CPU進(jìn)行多串口控制可以減少硬件調(diào)試時(shí)間，節(jié)約FPGA片內(nèi)資源。不足之處是未實(shí)現(xiàn)串口波特率、數(shù)據(jù)位等實(shí)時(shí)配置。

責(zé)任編輯：gt