作者：王華，武楠，匡鏡明，孫東漢

解調(diào)器作為數(shù)字接收機(jī)中的關(guān)鍵部分，對通信系統(tǒng)的整體性能有著重要的影響．隨著多媒體業(yè)務(wù)的發(fā)展，對無線通信寬帶傳輸?shù)男枨笤絹碓酱?，而無線信道環(huán)境是時變的，為了適應(yīng)在不同的信道條件下傳輸不同的業(yè)務(wù)，作者研究了寬帶多速率QPSK解調(diào)器中的關(guān)鍵算法，給出了基于SPW的性能仿真結(jié)果．在此基礎(chǔ)上，研究了寬帶多速率解調(diào)器的FPGA實現(xiàn)方案，并對研制的樣機(jī)進(jìn)行了性能測試．

1 寬帶多速率解調(diào)器算法設(shè)計

1．1符號定時恢復(fù)環(huán)路

傳統(tǒng)的符號定時恢復(fù)環(huán)路采用模擬器件（如VCO）控制A／D采樣時鐘實現(xiàn)同步采樣．在寬帶多速率條件下，改變采樣時鐘將帶來相位抖動，從而影響接收機(jī)的性能．因此，異步采樣的符號定時恢復(fù)結(jié)構(gòu)逐漸得到了廣泛應(yīng)用．圖1為異步采樣的符號定時恢復(fù)原理框圖。

插值器的任務(wù)是根據(jù)幾個連續(xù)輸入的采樣點x（mTs），計算出插值點y（kTi）的值，并且完成采樣率轉(zhuǎn)換．常用的插值器包括線性內(nèi)插器、分段拋物線內(nèi)插器和立方拉格朗日內(nèi)插器。

在采樣率相對較低的情況下，立方拉格朗日內(nèi)插器在性能和復(fù)雜度上可以達(dá)到良好的折衷．

定時控制器用于產(chǎn)生插值器的基點，并且計算小數(shù)間隔μk，它可以由累減的NCO和小數(shù)間隔μk產(chǎn)生單元實現(xiàn)。

定時誤差檢測器采用Gardner算法。由于該算法每個符號只需2個采樣點，并且符號定時誤差的提取與載波恢復(fù)無關(guān)，因此已經(jīng)被廣泛應(yīng)用于數(shù)字解調(diào)器的設(shè)計中．

1．2 載波恢復(fù)環(huán)路圖2為基于解旋轉(zhuǎn)的載波恢復(fù)環(huán)路的原理框圖．相位誤差檢測器采用基于最大后驗概率的相位誤差檢測算法。其算法表達(dá)式為

1．3 基于SPW的同步環(huán)路性能仿真

用SPW軟件對系統(tǒng)進(jìn)行建模．A／D采樣率設(shè)為96 MHz，對于2和8MS／s符號速率的采樣信號分別進(jìn)行12倍和4倍的CIC抽取，對于32和45MS/s符號速率則旁路CIC濾波器．圖3為用SPW仿真得到的2～45 MS/s符號速率QPSK信號的誤比特率（PBER）與Eb／No關(guān)系曲線．仿真結(jié)果表明，在低速率條件下，采用上述算法，Eb／No的損失小于0．5 dB；在高速率條件下，Eb／No的損失為1．0dB.

2 寬帶多速率解調(diào)器的實現(xiàn)

設(shè)計的寬帶多速率解調(diào)器框圖如圖4所示，本振和A／D采樣的時鐘信號都不受反饋環(huán)路的控制，符號定時恢復(fù)和載波恢復(fù)由FPGA全數(shù)字實現(xiàn)。圖中略去了自動增益控制（AGC）環(huán)路、鎖定檢測、數(shù)字時鐘管理等模塊，這些模塊在設(shè)計中均已經(jīng)實現(xiàn)．設(shè)計使用的芯片為xilinx公司生產(chǎn)的VirtexⅡXC2V1000-5 FPGA．

2．1 多速率調(diào)整單元的實現(xiàn)

由于要求設(shè)計的寬帶多速率解調(diào)器需要在2～45 MS／s符號速率可變的QPSK信號下正常工作，因此模擬I-Q解調(diào)器后的模擬低通濾波器需要按照最大符號速率時所占用的30 Mtz帶寬設(shè)計。對于較低符號速率，由于模擬部分無法濾除寬帶噪聲，需要在FPGA中設(shè)計數(shù)字低通濾波器．另一方面，由于采用了固定時鐘異步采樣的符號定時恢復(fù)結(jié)構(gòu)，在低符號速率條件下，需要對采樣數(shù)據(jù)進(jìn)行抽取，減少數(shù)據(jù)處理量，從而降低FPGA芯片功耗。因此，設(shè)計中在A／D采樣后進(jìn)行了CIC抽取，濾除寬帶噪聲，并且調(diào)整采樣率。圖5為速率調(diào)整單元示意圖．其中，CIC濾波器實現(xiàn)整數(shù)倍抽取，抽取倍數(shù)L與符號速率和采樣速率之比有關(guān)，插值器實現(xiàn)小數(shù)倍抽取。這種CIC濾波器與插值器相結(jié)合的結(jié)構(gòu)，使得只要對基帶信號的采樣率滿足采樣定理，設(shè)計的解調(diào)器在理論上都可以采用統(tǒng)一的結(jié)構(gòu)實現(xiàn)，需要改變的僅僅是CIC抽取倍數(shù)以及定時控制器的參數(shù)．

2．2 符號定時恢復(fù)電路的實現(xiàn)

插值器是變系數(shù)的FIR濾波器，其系數(shù)可以由兩種方法產(chǎn)生：一種是在線計算方法；另一種是將系數(shù)存儲在ROM里，然后由量化的小數(shù)間隔μk進(jìn)行查表．前者通常選擇多項式插值器，因為這類插值器可以由Farrow結(jié)構(gòu)實現(xiàn)．但是由于Farrow結(jié)構(gòu)的延遲可能造成反饋環(huán)路不穩(wěn)定，因此作者選擇基于ROM的結(jié)構(gòu)。圖6為基于ROM的立方拉格朗日插值器的實現(xiàn)結(jié)構(gòu)。

所需ROM的容量由小數(shù)間隔μk的精度和FIR系數(shù)的精度共同決定．SPW定點仿真表明，μk取5 bit已經(jīng)可以滿足應(yīng)用要求.FIR系數(shù)取13 bit因此，需要的總ROM容量為1 664 bit，它可以方便地用VirtexⅡFPGA中嵌入的硬核BlockRAM實現(xiàn)．

定時控制器的結(jié)構(gòu)見文獻(xiàn)。

2．3 載波恢復(fù)電路的實現(xiàn)

載波恢復(fù)電路可根據(jù)圖2給出的結(jié)構(gòu)實現(xiàn)。其中的相位誤差檢測器可作如下簡化。

與圖2中的結(jié)構(gòu)相比，式（2）節(jié)省了兩個乘法器，其結(jié)構(gòu)如圖7所示．

高速解調(diào)器的基帶信號處理子模塊均用Verilog硬件描述語言實現(xiàn)。表1為在Xilinx公司的VirtexⅡxC2V1000-5 FPGA芯片中實現(xiàn)上述模塊的資源占用情況．

3 性能測試結(jié)果

對寬帶多速率解調(diào)器進(jìn)行了中頻環(huán)路的誤碼率性能測試，測試平臺如圖8所示。

矢量信號發(fā)生器選用Agilent公司的E4438C，其最高符號速率可達(dá)50 MS/s；噪聲發(fā)生器為Noise／Com公司的NC6110；信號功率和噪聲功率通過Agilent公司的頻譜分析儀8561E測量，然后將測得的SNR轉(zhuǎn)換為相應(yīng)的Eb／No．

圖9為寬帶多速率解調(diào)器工作時，利用xilinx公司的ChipSeope軟件，通過JTAG口讀出的數(shù)據(jù)其中，圖9a為A／D采樣后進(jìn)入FPGA的基帶信號星座圖；圖9b為解調(diào)器完成符號定時恢復(fù)和載波恢復(fù)后輸出的信號星座圖；圖9c為小數(shù)間隔μk隨時間的變化；圖9d為環(huán)路濾波器輸出的誤差信號．由于采樣速率與符號速率為整數(shù)倍關(guān)系，因此小數(shù)間隔μk具有周期性，在幾個固定值之間變化。實際應(yīng)用中，A／D的采樣速率與符號速率可能是無理數(shù)倍關(guān)系，這時小數(shù)間隔μk的取值將不再具有周期性．

誤碼率測試結(jié)果如圖10所示。測試結(jié)果表明，作者設(shè)計實現(xiàn)的寬帶多速率解調(diào)器可對高達(dá)45 MS／s符號速率的QPSK信號進(jìn)行解調(diào)。與理論值相比，在誤比特率相同的條件下，在符號速率2～10 MS／s范圍內(nèi)，Eh／No相差小于1．0 dB，在45 MS/s時相差小于1．6 dB．

解調(diào)器在45MS／s時性能損失的原因在于A／D的采樣率小于100 MHz，因此對于45 MS／s的QP-SK信號，每個符號的采樣點數(shù)小于2．3，因此帶來插值定時恢復(fù)結(jié)構(gòu)性能的惡化，引起誤碼率上升提高A／D的采樣速率或設(shè)計低采樣率下性能更好的插值濾波器，將會進(jìn)一步提高解調(diào)器在高符號速率下的性能．

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