如何把FPGA調(diào)試中的數(shù)據(jù)給捕獲出來并保存為文件

在FPGA調(diào)試過程中，經(jīng)常遇到這樣的情況：出現(xiàn)BUG時(shí)，想采用仿真環(huán)境把FPGA調(diào)試中遇到的BUG給重現(xiàn)出來，但無論怎樣改變仿真環(huán)境中的激勵(lì)，都無法重現(xiàn)FPGA上的出現(xiàn)BUG的情況。

此時(shí)，如果有一種方法，能夠把FPGA正在運(yùn)行時(shí)產(chǎn)生BUG前所有的輸入變量狀態(tài)給捕獲下來，然后作為激勵(lì)，添加到仿真環(huán)境中去，這樣以來，就能夠重現(xiàn)FPGA運(yùn)行時(shí)出現(xiàn)的BUG，就可以在仿真環(huán)境中去解決這個(gè)BUG，調(diào)試的復(fù)雜度瞬間降低很多，也能大大的提高FPGA調(diào)試的效率。 ?

本文介紹一種利用Vivado進(jìn)行FPGA調(diào)試時(shí)，如何把FPGA調(diào)試中的數(shù)據(jù)給“捕獲”出來，并保存為文件，轉(zhuǎn)換到仿真環(huán)境中進(jìn)行仿真，“重現(xiàn)”FPGA調(diào)試運(yùn)行場(chǎng)景的方法。 ? ?

1、背景

從一個(gè)RTL代碼描述的電路到FPGA樣機(jī)的過程可以分為兩個(gè)階段，第一階段為仿真驗(yàn)證，第二階段為FPGA驗(yàn)證。仿真驗(yàn)證是激勵(lì)數(shù)據(jù)源常常由自己編寫，往往與板級(jí)驗(yàn)證數(shù)據(jù)源（如TestCenter等網(wǎng)絡(luò)測(cè)試儀產(chǎn)生的以太網(wǎng)數(shù)據(jù)包）存在較大區(qū)別，因此在這里介紹一種將板級(jí)驗(yàn)證數(shù)據(jù)導(dǎo)入仿真Testbench中的方法。使用這種方法，可以使仿真驗(yàn)證數(shù)據(jù)源最大限度地接近板級(jí)數(shù)據(jù)源，可以輔助排除絕大部分的邏輯錯(cuò)誤。 ?

2、操作流程

這里我們還以Zedboard Debug數(shù)據(jù)導(dǎo)出到Testbench為例，對(duì)具體實(shí)施流程進(jìn)行介紹，如圖1所示，該流程可以分為3個(gè)步驟：（1） Zedboard，抓取感興趣的數(shù)據(jù)，并通過jtag線傳輸?shù)?a target="_blank">上位機(jī)；（2）在上位機(jī)Vivado軟件的Tcl Console中輸入命令，將抓取的數(shù)據(jù)另存為wave.csv文件；（3）將wave.csv文件中的數(shù)據(jù)導(dǎo)入Testbench中，最終輸出波形。 ?

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圖1 操作流程 ?

3、操作實(shí)例

下面給出一個(gè)實(shí)例，針對(duì)圖1的三個(gè)步驟，對(duì)操作流程進(jìn)行詳細(xì)介紹。

（1）抓取感興趣的數(shù)據(jù)，如圖2所示。

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圖2 抓取感興趣的數(shù)據(jù) ?

（2）如圖3所示，在tclconsole中輸入命令，將抓取的數(shù)據(jù)轉(zhuǎn)存為wave,csv，轉(zhuǎn)存后的文件如圖4所示。 ?

圖3 tcl console輸入命令 ?

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圖4 wave.csv文件 ?

（3）將圖4中的數(shù)據(jù)存入RAM中，并在Testbench中循環(huán)讀取，獲得波形數(shù)據(jù)，如圖5所示。 ?

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圖5 波形數(shù)據(jù)

通過這樣的方法，就可以把FPGA運(yùn)行時(shí)的輸入激勵(lì)數(shù)據(jù)捕獲到文件中，進(jìn)而轉(zhuǎn)換到仿真環(huán)境中進(jìn)行調(diào)試。

按照慣例，我們給出上述過程的源碼。