FPGA分頻器的設(shè)計方法

FPGA分頻器是一種常用于數(shù)字信號處理、通信系統(tǒng)、雷達系統(tǒng)等領(lǐng)域的電路，其作用是將信號分成多個頻段。在FPGA設(shè)計中，分頻器是不可或缺的組成部分之一，通過對信號進行分頻，可以方便地對不同頻段進行處理和傳輸。本文將詳細介紹FPGA分頻器的設(shè)計方法，并附上Verilog代碼示例，以供參考。

一、分頻器定義

分頻器是通過控制時鐘信號的周期來實現(xiàn)分頻。在實際應(yīng)用中，F(xiàn)PGA時鐘信號的產(chǎn)生有兩種方法：使用PLL（Phase Locked Loop，鎖相環(huán)）或MMCM（Mixed-Mode Clock Manager）生成倍頻、分頻信號，或者是使用Verilog構(gòu)建分頻電路。

分頻器通常由兩個部分組成：計數(shù)器和比較器。計數(shù)器用于計數(shù)，每計數(shù)到一定的值就會觸發(fā)比較器，比較器會向輸出引腳發(fā)出0或1的信號。這樣就實現(xiàn)了對時鐘信號的分頻。

分頻器一般可以分為3類：偶數(shù)分頻、奇數(shù)分頻、小數(shù)分頻。

二、偶數(shù)分頻

1、設(shè)計方法

2分頻時鐘設(shè)計，只需要循環(huán)計數(shù)0~1，計數(shù)為0時輸出低電平，計數(shù)為1時輸出高電平。

4分頻時鐘設(shè)計，只需要循環(huán)計數(shù)0~3，計數(shù)為0和1時輸出低電平，計數(shù)為2和3時輸出高電平。

8分頻時鐘設(shè)計，只需要循環(huán)計數(shù)0~~7，計數(shù)為0~~3時輸出低電平，計數(shù)為4~7時輸出高電平。

下圖分別畫出了基準時鐘、2分頻時鐘、4分頻時鐘、8分頻時鐘。

由此可以推導(dǎo)出，偶數(shù)分頻設(shè)計的方法：設(shè)為2N分頻，只需設(shè)計一個計數(shù)器在上升沿時循環(huán)計數(shù)0~~N-1，每隔0~~N-1時輸出翻轉(zhuǎn)一次。

2、verilog代碼實現(xiàn)

任意偶數(shù)分頻設(shè)計，可通過設(shè)置參數(shù)NUM，設(shè)定分頻數(shù)，具體代碼如下所示：

module clk_divider_even#(
parameter NUM = 8
)(
input clk,
input rst,
output reg clk_o
);

//參數(shù)定義
localparam WIDTH = $clog2(NUM);
localparam CNT_END = NUM/2 - 1;
reg [WIDTH-1:0] cnt;

//計數(shù)模塊
always@(posedge clk or posedge rst)begin
if(rst)
cnt <= 'b0;
else if(cnt == CNT_END) //計滿則清零
cnt <= 'b0;
else
cnt <= cnt + 1'b1;
end

//分頻時鐘輸出模塊
always@(posedge clk or posedge rst)begin
if(rst)
clk_o <= 1'b0;
else if(cnt == CNT_END) //計滿則輸出反轉(zhuǎn)
clk_o <= ~clk_o;
else
clk_o<= clk_o;
end

endmodule

仿真測試結(jié)果圖：

從圖中看出，輸出了8分頻時鐘信號，與預(yù)期一致。

三、奇數(shù)分頻

1、設(shè)計方法

3分頻時鐘設(shè)計，只需要在上升沿時循環(huán)計數(shù)0~2，上升沿計數(shù)時鐘信號和下降沿計數(shù)時鐘信號，都是前1個周期為低電平，后2個周期為高電平；

5分頻時鐘設(shè)計，只需要在上升沿時循環(huán)計數(shù)0~4，上升沿計數(shù)時鐘信號和下降沿計數(shù)時鐘信號，都是前2個周期為低電平，后3個周期為高電平；

7分頻時鐘設(shè)計，只需要在上升沿時循環(huán)計數(shù)0~6，上升沿計數(shù)時鐘信號和下降沿計數(shù)時鐘信號，都是前3個周期為低電平，后4個周期為高電平；

下圖分別畫出了基準時鐘、3分頻時鐘、5分頻時鐘、7分頻時鐘。

由此可以推導(dǎo)出，奇數(shù)分頻設(shè)計的方法：設(shè)為2N+1分頻，只需設(shè)計一個計數(shù)器在上升沿時循環(huán)計數(shù)0~2N，上升沿計數(shù)時鐘信號和下降沿計數(shù)時鐘信號，都是前N個周期為低電平，后N+1個周期為高電平；

2、verilog代碼實現(xiàn)

任意偶數(shù)分頻設(shè)計，可通過設(shè)置參數(shù)NUM，設(shè)定分頻數(shù)，具體代碼如下所示：

module clk_divider_odd#(
parameter NUM = 7
)(
input clk,
input rst,
output wire clk_o
);

//參數(shù)定義
localparam WIDTH = $clog2(NUM);
localparam CNT_END = NUM - 1;
localparam CNT_END0 = NUM/2 - 1;
reg [WIDTH-1:0] cnt;
reg clk_pos, clk_neg;

//計數(shù)模塊
always@(posedge clk or posedge rst)begin
if(rst)
cnt <= 'b0;
else if(cnt == CNT_END) //計滿則清零
cnt <= 'b0;
else
cnt <= cnt + 1'b1;
end

//分頻時鐘輸出模塊，時鐘上升沿
always@(posedge clk or posedge rst)begin
if(rst)
clk_pos <= 1'b0;
else if(cnt == CNT_END0)
clk_pos <= 1'b1;
else if(cnt == CNT_END )
clk_pos <= 1'b0;
else
clk_pos <= clk_pos;
end

//分頻時鐘輸出模塊，時鐘下降沿
always@(negedge clk or posedge rst)begin
if(rst)
clk_neg <= 1'b0;
else if(cnt == CNT_END0)
clk_neg <= 1'b1;
else if(cnt == CNT_END)
clk_neg <= 1'b0;
else
clk_neg <= clk_neg;
end

//輸出時鐘
assign clk_o = clk_pos && clk_neg;

endmodule

仿真結(jié)果如下圖：