在本教程中，我們將使用Verilog HDL設(shè)計(jì)一個(gè)數(shù)字電路，該電路與基于HD44780 LCD控制器/驅(qū)動(dòng)芯片的通用LCD模塊連接。Mojo V3 FPGA板將用于實(shí)現(xiàn)設(shè)計(jì)。本文中使用的LCD模塊是1602A顯示器。

HD44780兼容LCD模塊

之前我們討論了使用HD44780 LCD控制器/驅(qū)動(dòng)芯片的LCD模塊的詳細(xì)信息。這些LCD模塊的引腳排列如圖1所示。

圖1.圖片由AAC提供

如你所見，有三個(gè)控制引腳（RS、R / W和E）以及八個(gè)數(shù)據(jù)引腳（DB7至DB0）。對(duì)于寫操作，我們需要對(duì)這些引腳施加適當(dāng)?shù)碾妷海缦旅鎴D2的時(shí)序圖所示。

圖2.圖片由HITACHI提供

上述時(shí)序圖的不同延遲值如下表所示：

表1.由HITACHI提供

有幾條指令可用于配置LCD模塊。下面列出了一些重要說明。

表2

路徑1

我們想在液晶顯示屏上顯示“HELLO WORLD！”信息。讓我們來看看數(shù)字系統(tǒng)需要與LCD模塊通信的構(gòu)建模塊。我們需要一個(gè)ROM來存儲(chǔ)消息字符的ASCII碼。如圖3所示，ROM的輸出將連接到LCD模塊的8個(gè)數(shù)據(jù)引腳。

圖3

“HELLO WORLD！”消息有12個(gè)字符，我們可以使用128位ROM來存儲(chǔ)消息。但是，讓我們考慮為消息提供一個(gè)168位的ROM，這樣我們就可以顯示長達(dá)16個(gè)字符的消息（LCD第一行的長度）。如果我們的消息最長為16個(gè)字符，你可能想知道為什么上圖顯示的是一個(gè)208位ROM。這些額外的四個(gè)字節(jié)將用于存儲(chǔ)與允許我們配置模塊相關(guān)的LCD指令相關(guān)的數(shù)據(jù)。例如，如表2中所列，我們可以將十六進(jìn)制值0x38應(yīng)用于LCD數(shù)據(jù)引腳，以指定LCD模塊應(yīng)以8位長度接收/發(fā)數(shù)據(jù)。就像字符代碼一樣，命令的十六進(jìn)制值應(yīng)用于數(shù)據(jù)引腳，因此，我們可以將這兩個(gè)命令存儲(chǔ)在同一個(gè)ROM中。

在本文中，我們將使用四個(gè)命令（0x38、0x06、0x0C和0x01）來配置LCD。你可以在表2中找到這些命令的簡要說明。因此，我們有一個(gè)208位ROM，其中前四個(gè)字節(jié)是0x38、0x06、0x0C和0x01。接下來的16個(gè)字節(jié)存儲(chǔ)消息的ASCII碼?？紤]到圖2的時(shí)序圖，我們觀察到應(yīng)用于DB7-DB0的數(shù)據(jù)在一定時(shí)間內(nèi)不應(yīng)發(fā)生變化，以便LCD能夠成功讀取數(shù)據(jù)。因此，如圖3所示，我們需要一組D型觸發(fā)器（DFF）來保持ROM地址（DB7-DB0）在一段時(shí)間內(nèi)保持恒定。LCD讀取數(shù)據(jù)后，我們需要將地址值增加1，將下一個(gè)字符/命令應(yīng)用到LCD。因此，如圖4所示，應(yīng)在DFF之前放置多路復(fù)用器和增量器。

圖4

使用多路復(fù)用器的選擇輸入，我們可以指定地址值應(yīng)該保持不變（S1=0）還是增加（S1=1）。多路復(fù)用器有第三個(gè)選項(xiàng)，允許我們將地址值重置為00000。這也可以通過重置DFF來實(shí)現(xiàn)。我們將所有這些塊稱為路徑1，如圖所示。正如本文后面所討論的，我們將使用S 1 信號(hào)來控制路徑1 塊內(nèi)的電路。該地址寄存器信號(hào)將被用來監(jiān)視路徑1的狀態(tài)。值得一提的是，雖然上圖只顯示了一個(gè)DFF，但實(shí)際上有五個(gè)DFF（因?yàn)?0字節(jié)ROM需要一個(gè)5位地址總線）。

實(shí)現(xiàn)延遲

如上所述，應(yīng)用于LCD控制輸入的波形應(yīng)遵循圖2的時(shí)序圖。在RW和RS引腳改變狀態(tài)后，我們必須等待t AS，然后再將E引腳設(shè)置為邏輯高電平。然后，E上的從高到低的轉(zhuǎn)換開始寫操作。但是，在E的下降沿之前（t DSW）和之后（t H）的一段時(shí)間內(nèi)，數(shù)據(jù)應(yīng)該保持不變。因此，為了成功地與LCD通信，我們必須實(shí)現(xiàn)延遲TAS、T DSW和t h。這可以通過計(jì)數(shù)器實(shí)現(xiàn)。由于我們有時(shí)需要暫停計(jì)數(shù)器或重置它，我們將在計(jì)數(shù)器的DFF之前放置一個(gè)多路復(fù)用器。如下圖5所示。

圖5

通過這種方式，我們可以使用S2輸入來控制計(jì)數(shù)器，而cnt_reg輸出將給出計(jì)數(shù)器的狀態(tài)，這表示經(jīng)過的時(shí)間。根據(jù)時(shí)序圖，我們需要三個(gè)不同的時(shí)間延遲：tAS=40ns，tDSW=80ns，tH=10ns。注意到Mojo V3板的時(shí)鐘頻率為50 MHz（時(shí)鐘周期為20 ns），我們可以計(jì)算每個(gè)時(shí)間延遲所需的計(jì)數(shù)。

然而，事實(shí)證明我的16x2 LCD需要更長的延遲才能運(yùn)行。這可能是因?yàn)槲沂褂孟鄬?duì)較長的電線和面包板來測試我的設(shè)計(jì)。在本文中，我將實(shí)現(xiàn)tAS=10ms和tH=3 ms。我會(huì)將E信號(hào)保持高電平58ms（PWEH=58 ms）。我的設(shè)計(jì)應(yīng)該可以使用更短的延遲。你可以進(jìn)行一些實(shí)驗(yàn)并根據(jù)你的設(shè)計(jì)調(diào)整這些數(shù)字。計(jì)數(shù)器需要多少位？選擇延遲后，總延遲將為10+58+3ms=71 ms?？紤]到Mojo的時(shí)鐘周期（20 ns），從0到3549999可以實(shí)現(xiàn)71 ms的延遲。因此，如圖5所示，我們需要一個(gè)22位計(jì)數(shù)器。

控制路徑

我們需要的最后一個(gè)構(gòu)建塊是一個(gè) 適當(dāng)控制路徑1和路徑2塊的單元，以便為LCD模塊生成所需的波形。這可以通過有限狀態(tài)機(jī)（FSM）實(shí)現(xiàn)，它可以接收addr_reg和cnt_reg信號(hào)（路徑1和路徑2的狀態(tài)）并生成適當(dāng)?shù)膕1和s2信號(hào)。該FSM的初始設(shè)計(jì)如圖6所示。

圖6

請(qǐng)注意，該圖僅顯示狀態(tài)轉(zhuǎn)換（未顯示FSM的輸出）。有三種狀態(tài)：在空閑 狀態(tài)期間，信號(hào)獲得其初始值。所述lcd_init狀態(tài)應(yīng)用于液晶配置命令；這就是狀態(tài)轉(zhuǎn)換條件為addr_reg = 3 && cnt_reg = 3550000的原因。換句話說，我們有四個(gè)命令，并且當(dāng)所述第四命令（addr_reg = 3）被施加到LCD 71毫秒（cnt_reg = 3550000）時(shí)，我們應(yīng)該將消息數(shù)據(jù)發(fā)送到LCD lcd_print狀態(tài)。當(dāng)我們到達(dá)ROM的末尾（addr_reg = 19）時(shí)，我們應(yīng)該等待71 ms（cnt_reg = 3550000），然后轉(zhuǎn)換到空閑狀態(tài)。項(xiàng)目的困難部分幾乎完成了?，F(xiàn)在，我們只需要設(shè)計(jì)FSM并編寫其Verilog代碼。

結(jié)論

對(duì)于FPGA，我們通常必須在設(shè)計(jì)的最低層次上查看問題。我們所擁有的是邏輯門和一些基本構(gòu)建模塊，如加法器和比較器。雖然這使FPGA設(shè)計(jì)變得困難，但FPGA確實(shí)提供了幾個(gè)優(yōu)點(diǎn)。在本文中，我們研究了將FPGA與通用16x2 LCD模塊連接的構(gòu)建模塊。需要ROM、一些DFF和多路復(fù)用器來實(shí)現(xiàn)FPGA到LCD接口。此外，我們需要一個(gè)FSM來控制這些構(gòu)建塊。